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被王大锤砸的核桃
不努力过后怎么会知道天赋有多么重要呢？
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UG476-Xilinx-7Series-FPGA高速收发器使用学习—TX发送端
每一个收发器拥有一个独立的发送端，发送端有PMA（Physical Media Attachment，物理媒介适配层）和PCS（PhysicalCoding Sublayer，物理编码子层）组成，其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS子层包含8B/10B编解码、缓冲区、通道绑定和时钟修正等电路。对于GTX的发送端来说，结构如图1所示...翻译 2018-06-27 16:18:33 · 6293 阅读 · 0 评论 -
Xilinx中的xapp1052理解
转载：xapp1052是xilinx官方给出的一个有关DMA数据传输的样例，用于PC端和FPGA端之间的DMA数据传输。首先需要说的是，xapp1052并不是一个完整的DMA数据传输的终端硬件设计，这在下面会有详细解释。 首先说一下xapp1052模块的组成结构：顶层模块是xilinx_pci_exp_ep，在顶层模块中包含pci_exp_64b_app和bmd_design两个模块，其中p...转载 2018-07-05 11:38:28 · 912 阅读 · 0 评论 -
Xilinx FPGA 的PCIE 设计----xapp1052BMD_PCIE-DMA
觉得这篇讲解PCIE的FPGA设计不错，mark一下。写在前面近两年来和几个单位接触下来，发现PCIe还是一个比较常用的，有些难度的案例，主要是涉及面比较广，需要了解逻辑设计、高速总线、Linux和Windows的驱动设计等相关知识。这篇文章主要针对Xilinx家V6和K7两个系列的PFGA，在Linux和Windows两种系统平台下，基于Xilinx的参考案例XAPP1052的基础上，设计实现了...转载 2018-07-05 11:21:24 · 9296 阅读 · 6 评论 -
AXI4-Stream协议总结
AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；现总结一下axi_stream:1) valid 和ready实现握手；2) strb按照byte指定data中的哪个byte是地址信息或者数据信息；3) keep按照byte指定data中的哪个byte是字节修饰符，哪个是有效的；4) last用于声明最后一个，可有可没有5) 不同于一般数据流的是，这str...转载 2018-07-17 17:43:15 · 6747 阅读 · 0 评论 -
ISE14.7兼容性问题集锦
ISE14.7兼容性问题集锦六、WARNING:iMPACT:923 - Can not find cable, check cable setup ! 这个错误是由于驱动没有安装或者驱动安装有问题，一般ISE会在安装的时候把驱动自动安装上去的，但是也有一些win10或win8电脑会出现问题，或者是安装过程中不注意没有安装驱动。解决办法如下：找到C盘这个目录下，然后点击如图应用程序，直接...转载 2018-07-17 17:00:00 · 6219 阅读 · 2 评论 -
（转）xilinx serdes时钟纠正clock correction
1、时钟纠正原理 时钟纠正比较简单，下面一个图就能说清楚。 首先为什么要使用时钟纠正，是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样，但是会有略微的不同，正是这样导致内部的FIFO有可能读空和写满，这样就会导致传输错误。与其传输出错误，不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列，在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是...转载 2018-06-28 11:11:57 · 2166 阅读 · 0 评论 -
（转）xilinx serdes通道绑定channel bonding
1、通道绑定原理通道绑定只支持8b10b编码协议，通道绑定利用内部的FIFO来抵消通道间的延时差，原理如下图 master channel 和slave channel都有特定的字节，可以是K码。当master 检测到K码时，进行一个计数，slave检测到K码同样会计数。等master 计数到sequence max_skew时，通过移动指针消除前面的延时。2、通道间的级联下面是两个级联的例子 ...转载 2018-06-28 11:11:06 · 1636 阅读 · 0 评论 -
(转)xilinx 高速收发器Serdes深入研究-Comma码
一、为什么要用Serdes传统的源同步传输，时钟和数据分离。在速率比较低时（<1000M）,没有问题。 在速率越来越高时，这样会有问题 由于传输线的时延不一致和抖动存在，接收端不能正确的采样数据，对不准眼图中点。 然后就想到了从数据里面恢复出时钟去采样数据，即CDR 这样就不存在延迟不一致的情况，有轻微的抖动也不会影响采样（恢复的时钟会随着数据一起抖动）。二 、为什么要用8b10b,64b6...转载 2018-06-28 11:09:35 · 7633 阅读 · 0 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
xilinx的7系列FPGA根据不同的器件类型，集成了GTP、GTX、GTH以及GTZ四种串行高速收发器，四种收发器主要区别是支持的线速率不同，图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。 图一 Xilinx的7系列FPGA随着集成度的提高，其高速串行收发器不再独占一个单独的参考时钟，而是以Quad来对串行高速收发器进行分组，四个串行高速收发器和一个CO...转载 2018-06-27 16:45:36 · 1696 阅读 · 0 评论 -
UG476-Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍
上一篇博文介绍了GTX的发送端，这一篇将介绍GTX的RX接收端，GTX RX接收端的结构和TX发送端类似，数据流方向相反，不过和发送端也有一些区别，GTX的RX接收端结构图如图1所示：图1 下面将根据数据流方向介绍一下RX接收端各个电路部分的功能。 RX Equalizer (DFE and LPM)：RX信号从AFE（模拟前端）进来之后，首先经过RX均衡器，均衡器的主要作用是用于补偿信号在...转载 2018-06-27 16:36:13 · 3504 阅读 · 1 评论 -
万兆网调试
使用wireshark抓包注意事项：由于网卡默认的一包数据比较小，应该手动设置成巨包格式。步骤：1.点击配置2.高级->巨帧数据包->选择4096字节。抓包数据显示如下：可见收到的万兆网UDP包，源地址为192.168.1.10，目的地址为192.168.1.5，源即fpga板卡，目的即主机的万兆网卡。数据分析：以太网帧格式：Ethern...原创 2018-08-23 18:31:57 · 4046 阅读 · 0 评论