菜的睡不着觉丶-CSDN博客

原创 FPGA——IP核生成RAM

FPGA——IP核生成RAMRAM简介RAM简介RAM即随机存取储存器，可以随时把数据写入任一指定地址的储存单元，也可以从任一地址读出数据，速度由时钟频率决定。SRAM ：存取速度块，操作时序简单，成本高，容量小DRAM ：存取速度慢，操作时序复杂，成本低，容量大...

2020-08-17 17:36:59 1516

FPGA——PLL锁相环PLL简介创建PLL_IP核PLL简介PLL是一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。Quartus II软件提供了锁相环PLL的IP核,对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移（0°~360°）和可编程占空比的功能。创建PLL_IP核1.Tools > MegaWizard Plug-In Manager2. 创建一个新的IP核，NEXT3.找到ALTPLL，设置其他等，NE

2020-08-09 14:20:59 2109

原创 FPGA——经典边缘检测

FPGA——经典边缘检测程序：module Edge_detection( input clk, input rst_p, input key, output reg led);reg key_0;reg key_1;wire key_flag;/************************************************************* 以下的assign与

2020-08-04 16:36:55 614

原创 FPGA——IO操作

FPGA——IO操作IO作为输出——流水灯IO作为输入——按键控制ledIO作为输出——流水灯目标：1s时间间隔实现流水灯需要的信号：时钟信号，复位信号说明：要实现流水灯，我们需要计时器、移位寄存器。首先根据外部50MHz晶振得出每一个振荡周期时间间隔为20ns，要实现1s计时我们需要一个可以计数到1s/20ns=50,000,0001s/20ns=50,000,0001s/20ns=50,000,000的计数器换算得二进制10 1111 1010 1111 0000 1000 00

2020-08-02 21:29:00 1932

原创 Verilog语言介绍状态机

Verilog_状态机状态机概念状态机模型状态机设计状态空间定义状态跳转（时序逻辑）状态机概念有限状态机（FSM）在有限个状态之间按一定规律转换的时序电路状态机模型Meail状态机输出不仅与当前状态有关，还与输入有关。状态寄存器由一组触发器组成，用来记忆状态机当前所处的状态，状态的改变只发生在时钟的跳变沿。状态是否改变、如何改变，取决于组合逻辑F的输出，F是当前状态和输入信号的函数。状态机的输出是由输出组合逻辑G提供的，G也是当前状态和输入信号的函数。Moore状态机输出至

2020-07-31 15:42:58 553

原创 Verilog语言语句介绍

Verilog语言语句介绍结构语句always语句赋值语句条件语句结构语句共有两个重要的结构语句 initial 和 alwaysinitial在模块中只执行一次，常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于对存储器变量赋初值always语句一直在不断地重复活动，但是只有和一定的时间控制结合在一起才有作用initial表示代码只执行一次begin，end表示initial的开始与结束上电后同时执行sys_clk , sys_rst_n , touch_key语句#

2020-07-27 15:17:43 3580

原创 Verilog语言程序框架

Verilog注释同C语言相同 // /* */Verilog关键字常用关键字全部关键字Verilog程序框架模块的结构Verilog的基本设计单元是模块block（类似C语言的的函数）模块由两个部分组成，一部分描述接口，另一部分描述逻辑功能每个Verilog程序包括四个主要的部分：端口定义、IO说明、内部信号说明、功能定义例: module block(a,b,c,d); //module表示模块的开始 //block表示模块名（自定义） (a,b,c,

2020-07-25 21:00:56 1940

原创 Verilog语言基础语法

Verilog基础知识数字进制格式标识符数据类型寄存器类型线网类型参数类型数字进制格式Verilog数字进制格式包括二进制，八进制，十进制，十六进制。常用为二进制，十进制，十六进制二进制表示为： 4’b101 代表4位二进制数1010十进制表示为：4’d10 代表4位十进制数10（二进制数1010）十六进制表示为4’ha 代表4位十六进制数a（二进制数1010）4代表位宽， b o d h分别代表2、8、10、16进制（位宽默认为32）同时可用_增加程序可读性，如16’b1010

2020-07-24 21:55:48 3620

原创 FPGA学习笔记1——Quartus Ⅱ软件使用

FPGA学习笔记1——Quartus Ⅱ软件使用个人声明软件使用新建工程新建工程文件生成固化程序——.jic文件个人声明FPGA初学者，从零开始，博客为个人学习笔记，从其他学习视频中摘录并以文字方式记录，方便日后调用与调试，其中一定会因个人水平有限从而存在诸多错误，希望各位大佬指正，万分感谢！！！软件使用新建工程工程路径下不能出现中文字符，须为字母、数字、下划线形式新建文件夹在选中的工程路径下新建文件夹example在example下创建4个新的文件夹doc存放说明文档，数据手

2020-07-18 22:32:18 458

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