Verilog语言基础语法

最新推荐文章于 2024-04-17 18:44:43 发布

菜的睡不着觉丶

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数字进制格式

Verilog数字进制格式包括二进制，八进制，十进制，十六进制。常用为二进制，十进制，十六进制

4代表位宽， b o d h分别代表2、8、10、16进制（位宽默认为32）
同时可用_增加程序可读性，如16’b1010_1001_1010_1001=16’ha9a9

用于定义模块名、端口名、信号名等
标识符第一个字符必须为字母或者下划线，同时标识符只能含有字母、数字、$、_。区分大小写。

数据类型包括三大类：寄存器、线网、参数数据类型

寄存器、线网 数据类型在数字电路中真正起作用
参数数据类型为给编译器识别的数据类型

寄存器表示一个抽象的数据存储单元，可以通过赋值语句改变寄存器存储的值，关键字reg，默认初始值x，例如：

//reg  define
   reg[31:0] delay_cnt;//定义一个名称为delay_cnt的32位寄存器
   reg       key_reg;//定义一个名称为key_cnt的1位寄存器

reg类型不能在定义时赋值，只能在always 和initial 语句中被赋值
如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器
如果该过程语句描述的是组合逻辑，即不带时钟信号，则该寄存器变量对应为硬件连线

表示结构实体（例如门）之间的物理连线
线网类型不能存储值，它的值是由驱动它的元件决定的

驱动元件：门、连续赋值语句、assign赋值语句等
没有接驱动元件到线网类型变量上，变量则为高阻状态，即z
线网类型包括wire和tri类型，常用wire

// write define
wire[1:0] key_flag;//两位位宽
wire      key1_flag;//一位位宽

本质就是一个常量，在Verilog HDL中用parameter定义常量
例如：

parameter   H_SIGN   =   11'd21;

类似于C语言中的#define，但每个参数定义的右边必须是一个常数表达式。
含义：

Verilog语言按照功能可分为7种类型

符号	使用方法	说明
{}	{a,b}	将a与b拼接起来作为一个新的信号

例：c = { a , b [ 3 : 0 ] } ;
把a和 b的低4位 拼接起来

同C语言类似，单目运算符优先级高，多目运算符优先级依次降低
在这里插入图片描述

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