Verilog HDL ——if结构用法比较
对比两段代码的写法和Vivado生成的RTL电路图,可以加深对if结构写法的理解。
代码1:
module mux2_1_32_always(
input wire [31:0]a, input wire [31:0]b, input wire s, output reg [31:0]y );
always @(*)
if (s==0) y=a;
else if (s==1) y=b;
endmodule
图1-代码1在Vivado中得到的RTL电路
代码2:
module mu.
原创
2021-07-09 22:29:25 ·
2412 阅读 ·
0 评论