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RSS订阅原创 合工大计组实验八 单周期CPU中指令控制器的设计与仿真
会注意到“文件内容只应该有空白符（或换行、空格符）、二进制或十六进制数据，注释用"//"进行标注，数据间建议用换行符区分”，这是我重写instruction.txt机器码文件的原因；00000020 //add 000000 xx xxxx xxxx xxxx xxxx xx 100000 该文本中x全当0处理。实验需要了解verilog的文件操作，学习readmemh的使用方法。1、设计和实现单周期CPU中指令控制器的结构并且进行功能仿真。
2024-08-03 21:04:32
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原创 合工大计组实验七 寄存器堆的设计和实现
实验目标：1、深入了解寄存器堆的结构和工作原理。2、使用Verilog HDL语言来设计和实现寄存器堆结构，进行仿真和下载验证。实验任务：1.设计由16个4位寄存器构成的寄存器堆，该寄存器堆是双端口输出。进行功能仿真2.设计由16个4位寄存器构成的寄存器堆，引脚绑定后进行下载，在EGO1开发板上进行数据验证。
2024-08-03 20:39:12
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原创 合工大计组实验六 8位乘法器设计与实现
3、设计按键输入转换电路，设计七段显示器显示和控制电路： 通过8个按键输入两个4位的二进制乘数A和B，两个乘数和乘积的结果，分别送给多个七段显示器进行显示。1、设计无符号乘法器，将两个8位无符号数相乘,得到一个16位无符号数。2、设计有符号乘法器，将两个8位有符号数相乘,得到一个16位有符号数。（步骤1-2不需要下载到开发板，因此没有引脚约束文件和图片结果）2、使用Verilog实现8位无符号乘法器和有符号乘法器。1、了解8位有符号、无符号乘法器的实现原理。（在完成实验基础上额外完成步骤3-5 ）
2024-08-03 19:59:34
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原创 合工大计组实验五 在vivado中进行运算器的设计
在完成实验的时候，注意到实验相关的参考代码很少，可能是题目进行了更新，在这里把我自己的代码发出来提供给学弟学妹们参考。实验一到四内容都很简单，只是一些基础知识，站内也有人发布，就不再赘述。（提示：老师提供的文档内容非常细致，其实多看文档就能学会如何完成实验，鼓励大家独立完成）我最后拿到的成绩是最高分，希望写的内容对大家有所帮助。
2024-08-03 18:58:29
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空空如也
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