风笛的守望-CSDN博客

转载跨时钟域处理三大方法

跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校的本科生，跨时钟域处理也是面试中经常常被问到的一个问题。在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。

2017-09-07 22:51:54 17497 4

转载 TimeQuest约束外设之诡异的Create Generated Clocks用法

Create Generated Clocks

2017-09-07 22:44:25 598

转载网口扫盲三:以太网芯片MAC和PHY的关系

问:如何实现单片以太网微控制器?答:诀窍是将微控制器、以太网媒体接入控制器(MAC)和物理接口收发器(PHY)整合进同一芯片,这样能去掉许多外接元器件.这种方案可使MAC和PHY实现很好的匹配,同时还可减小引脚数、缩小芯片面积.单片以太网微控制器还降低了功耗,特别是在采用掉电模式的情况下.问:以太网MAC是什么?答:MAC即Media Access Control,即媒体访问控制子层协

2017-09-06 23:42:33 388

转载网口扫盲二:Mac与Phy组成原理的简单分析

1. general下图是网口结构简图.网口由CPU、MAC和PHY三部分组成.DMA控制器通常属于CPU的一部分,用虚线放在这里是为了表示DMA控制器可能会参与到网口数据传输中.对于上述的三部分,并不一定都是独立的芯片,根据组合形式,可分为下列几种类型:CPU集成MAC与PHY;CPU集成MAC,PHY采用独立芯片;CPU不集成MAC与PHY,MAC与PHY采用集成芯片;

2017-09-06 23:41:36 269

网络适配器又称网卡或网络接口卡(NIC),英文名Network Interface Card.它是使计算机联网的设备.平常所说的网卡就是将PC机和LAN连接的网络适配器.网卡(NIC) 插在计算机主板插槽中,负责将用户要传递的数据转换为网络上其它设备能够识别的格式,通过网络介质传输.数据在计算机总线中传输是并行方式即数据是肩并肩传输的,而在网络的物理缆线中说数据以串行的比特流方式传输的,网卡承担串

2017-09-06 23:40:31 365

转载一个 11 行 Python 代码实现的神经网络

概要：直接上代码是最有效的学习方式。这篇教程通过由一段简短的 python 代码实现的非常简单的实例来讲解 BP 反向传播算法。X = np.array([ [0,0,1],[0,1,1],[1,0,1],[1,1,1] ])y = np.array([[0,1,1,0]]).Tsyn0 = 2*np.random.random((3,4)) - 1syn1 = 2*np.ran

2017-09-06 23:35:30 227

转载网络包几种格式struct ethhdr、ether_header、iphdr、tcphdr、udphdr

************************eth的结构**************************************struct ethhdr {unsigned char h_dest[ETH_ALEN];unsigned char h_source[ETH_ALEN];__be16 h_proto;} __attribute__((packed));

2017-09-06 23:34:16 346

转载以太网帧格式、IP数据报格式、TCP段格式+UDP段格式详解

1、ISO开放系统有以下几层：7应用层6表示层5会话层4传输层3网络层2数据链路层1物理层2、TCP/IP 网络协议栈分为应用层（Application）、

2017-09-06 23:31:35 332

转载如何使用SignalTap观察被综合掉的wire与reg值

0. 简介　　在FPGA程序调试时，我们除了仿真还经常的会用到SignalTap进行板级调试，其可以真实有效的反应某些变量的变化，方便我们理解内在跳转，方便Debug的运行。SignalTap需要制定时钟，根据需求进行选择，其采样遵循奈奎斯特因采样定律。　　我们在Debug中有时会经常遇到这样的情况，在SignalTap中并不能观察到所有的变量值。有些变量添加进入面板后会变红，这就表示Si

2017-09-06 23:20:54 1587 1

转载 timequest静态时序分析学习笔记——工具使用

第三章工具使用这里我通过几条约束命令来讲解timequest工具的简单使用。3.1 creat_clock约束命令　　相关代码：图27　　第一步，在quartus ii软件tools下来菜单中找到timequest timing analyze选项并打开，出现如图27的会话框：图 28　　报告窗口：通过这个窗口，我们可以知道timequest都执行了哪些任

2017-09-06 23:18:36 5079

转载 timequest静态时序分析学习笔记——命令约束

第二章约束命令 Timequest共包括13条约束命令（从timequest工具constrants下拉菜单可选的约束命令，实际不止这么多），分别是：　　　Creat clock　　　Creat generated clock　　　Set clock lantency　　　Set clock uncertainty　　　Set clock groups　　　Rem

2017-09-06 23:17:47 1591

转载 timequest静态时序分析学习笔记——基本概念

第一章基本概念1.1延迟因素　　第一，FPGA芯片内部的一些固有延迟，包括建立时间Tsu、保持时间Th和数据存入寄存器到输出管脚时间Tco，这些时间是由FPGA芯片决定的，不同的FPGA芯片这些延迟时间不一样。（如图1）　　第二，路径延迟，包括时钟路径延迟和数据路径延迟，这两种延迟都与设计的逻辑有关，而最主要的延迟还是数据延迟，所以好的代码设计非常重要。（如图1）图一 FP

2017-09-06 23:16:48 1026

原创天机测试单板（Tianjic2）调试总结

天机测试单板（Tianjic2）调试总结。持续更新中……

2017-09-06 23:04:45 1279 1

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