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FPGA
文章平均质量分 72
oLinXi1234567
这个作者很懒,什么都没留下…
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状态机
1.状态机分为2类,米里型和摩尔型组成要素有:输入原创 2014-10-22 14:45:53 · 1031 阅读 · 1 评论 -
FPGA中异步复位和同步复位
为了避免纯粹的同步复位和纯粹异步复位的问题,可以使用一种叫做同步化的异步复位,我们称其为第三类复位。这种复位完全结合了异步复位和同步复位的优势,我们知道异步复位的优势是不参与数据路径,所以不影响数据路径速度,而复位几乎是瞬间起作用;而同步复位的优势是百分百地同步时序分析且具有抗噪声性能。这种复位其实就是通常我们所说的异步复位同步释放。就如同我之前讨论的那样,异步地进入复位是最好的,只是异步地退出复转载 2014-11-06 08:26:29 · 3090 阅读 · 0 评论 -
异步复位同步释放---关于复位的问题
一个简单的异步复位的例子 1 module test 2 ( 3 input clk, 4 input rst_n, 5 input data_in, 6 output reg out 7 ); 8 always @ (posedge clk or negedge rst_n) 9 if(!rst_n) out 1'b0;10转载 2014-11-06 08:46:43 · 1034 阅读 · 0 评论 -
Quartus中仿真的设置
(modelsim)原创 2014-10-13 11:38:42 · 4043 阅读 · 0 评论 -
USB协通讯议--深入理解
0. 基本概念 一个【传输】(控制、批量、中断、等时):由多个【事务】组成; 一个【事务】(IN、OUT、SETUP):由一多个【Packet】组成。 USB数据在【主机软件】与【USB设备特定的端点】间被传输。【主机软件】与【USB设备特定的端点】间的关联叫做【pipes】。一个USB设备可以有多个管道(pipes)。1.转载 2014-10-30 14:19:56 · 728 阅读 · 0 评论 -
Testbench
Testbench三步走(1)对被测试设计的顶层接口进行原创 2014-10-13 15:33:49 · 1284 阅读 · 0 评论 -
ModelSim入门及Testbench编写——合理利用仿真才是王道
现在就开始一步步入手ModelSim,并通过与Quartus无缝衔接实现仿真。本文使用了ModelSim10.0c + QuartusII 10.0,其他版本基本雷同,请自行研究。看不清图的点开看大图!1.设置第三方EDA工具在Tools -> Options中设置ModelSim的安装路径,注意要设置到win32文件夹(64位软件对应的就是win64)。 建立一个工程(依转载 2014-10-13 13:08:08 · 12993 阅读 · 0 评论 -
字节、字、bit、byte的关系
字 word 字节 byte 位 bit 字长是指字的长度1字=2字节(1 word = 2 byte) 1字节=8位(1 byte = 8bit) 一个字的字长为16 一个字节的字长是8bps 是 bits per second 的简称。一般数据机及网络通讯的传输速率都是以「bps」为单位。如56Kbps、100.0Mbps 等等。 Bps即是B转载 2014-10-29 22:55:55 · 482 阅读 · 0 评论 -
Quartus II和Modelsim的联合仿真(详细)
这篇文章不需要在modelsim中建库、映射、建工程等一些繁琐的步骤,直接使用modelsim中的默认work库。使用quartus+modelsim联合仿真。首先推荐一篇文章 http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.html首先,根据上一篇文章,建立一个testbench模板; 第一次用mo转载 2014-10-13 10:09:40 · 1692 阅读 · 0 评论 -
自动生成testbench的两种方法
方法一:Quartus,Processing->Start->Start Teat Bench Template Write,选择了之后会在工程的simulation/modelsim文件夹中生成一个*.vht文件(针对不同的语言,后缀可能不一样)。方法二:ModelSim,首先(open)打开需要仿真的模块 ,Source -> Show Language Tem转载 2014-10-13 10:10:35 · 8220 阅读 · 0 评论 -
常用Verilog HDL程序
1.按键软件去抖动input[KEY_WIDTH-1:0] key_in; //外部按键输入output[KEY_WIDTH-1:0]key_out; //按键消抖输出reg[KEY_WIDTH-1:0]dout1,dout2,dout3; //寄存器parameter KEY_WIDTH = 8; //参数 assign key_out = (dout1 | dout2原创 2014-09-25 14:40:54 · 4660 阅读 · 0 评论 -
MAX II内部震荡时钟使用实例
转载自特权同学的 MAX II内部震荡时钟使用实例①新建工程,并建一个verilog文档作为顶层设计文件。②配置内部振荡器的宏功能。点击ToolsMegaWizard Plug-In Manager…,弹出如图5.25所示的对话框。使用第一个默认选项新建一个宏功能,再点击“next”。原创 2014-10-23 20:16:54 · 2273 阅读 · 0 评论 -
cyclone 中宏单元 的应用
建立ROM 宏单元原创 2014-11-09 11:05:02 · 711 阅读 · 0 评论 -
verilog中对于inout信号的处理
芯片外部引脚很多都使用inout类型的,为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。 inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。当inout端口不输出时,将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料. 1 使用inout类型数据,可以转载 2014-10-22 10:33:51 · 6025 阅读 · 0 评论 -
FPGA 快捷拓展以太网
随着嵌入式行业的飞速发展,集成电路越来越向着高集成,低成本方向发展。ARM来势汹汹,几年的时间,凭借着强大的资源,灵活的开发环境以及越来越低的价格逐渐侵蚀着传统8/16/32位单片机市场。与此同时,FPGA的成本也大大降低,从原来的高高在上,遥不可及逐渐步入了大众视野。而且凭借其高集成,高性能,低功耗,以及开放的开发环境稳稳地与ARM分割嵌入式的天下。 说到FPGA,相信很多朋友并不转载 2014-08-26 16:16:07 · 978 阅读 · 0 评论 -
PLL的重要性
PLL的重要性PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。今天,我结合一个例子,来活生生的展示PLL的重要性。 背景使用FPGA采集PAL视频信号(遵循CCIR656标准),使用的视频编码芯片为SAA7120。采集时钟频转载 2014-06-09 19:15:38 · 2310 阅读 · 0 评论 -
FPGA笔记
啊原创 2014-09-26 14:17:28 · 751 阅读 · 0 评论