2019.10.13三个实验

实验一：2片3-8 译码器拼接成4-16 译码器
设计思路：
4-16 译码器需要4输入接口，所以需要两片3-8 译码器，将每片的片选信号连接起来当做第四输入接口。

4-16译码器原理图：

4-16译码器功能仿真图：

4-16译码器时序仿真图：

实验2A 74LS161构成的12进制计数器
设计思路：
实现模12的计数器，只需要一片74LS161计数器即可，计数器的输出信号QD-QA需用从0000开始计数到1011结束，当输出信号QD-QA = 1011时将计数器清零，所以需要将QD-QA信号相与取非连接到LDN信号。
原理图：
74LS161构成的12进制计数器时序仿真图

通过观察时序仿真图可以看出：
当计数达到QD-QA = 1011时，74LS161计数清零重新开始计数，此时溢出信号OV输出一个高电平。

实验2B 74LS161构成的20进制计数器
设计思路：
一片74LS161计数器最大能实现模16的计数，要实现模20的计数本实验需要用到两片74LS161计数器。本实验两片74LS161计数器采用并行进位的工作方式，将两片计数器8输入端置为0，5个输出端计数00000到10011共20个数输出，当QA2QBQA输出为1经过与非门将其与清零端相连接从而将计数器清零重新开始计数，将其在取飞可得到高电平溢出信号OV，由此即可构成20进制计数器。
两片74LS161构成的20进制计数器原理图

两片74LS161构成的20进制计数器时序仿真图

通过观察时序仿真图可以得知：
当输出信号QA2-QA = 10011时，溢出信号OV = 1。