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原创 verilog hdl & quartus 学习记录20210606(个人用)
关于昨天的问题,并不是RTL级仿真看不出来,而是代码有问题,在时序逻辑模块里注意一定要使用非阻塞赋值,这样就可以避免RTL级仿真里阻塞赋值和非阻塞赋值没有区别了
2021-06-05 23:47:07
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原创 verilog hdl & quartus 学习记录20210604(个人用)
1:非阻塞赋值会延后一个周期,但是这在RTL仿真是显示不出来的,在门级仿真的波形中可以很明显的看出来 2:按键消抖原理,设置一个计数器,在计数器计数时间范围内包含了doudong
2021-06-04 17:25:06
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空空如也
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