verilog hdl & quartus 学习记录20210606（个人用）

于 2021-06-05 23:47:07 发布
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关于昨天的问题，并不是RTL级仿真看不出来，而是代码有问题，在时序逻辑模块里注意一定要使用非阻塞赋值，这样就可以避免RTL级仿真里阻塞赋值和非阻塞赋值没有区别了

时序逻辑全部用非阻塞赋值之后的RTL级仿真波形：区别出来了！！！！！

PCMER
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