psa_2906的博客

原创 verilog参数传递方法及实例

类似与VHDL中得generic（）portmap（）； verilog中各个模块之间也可以进行了参数得传递，通过修改顶层模块的参数，底层的模块参数被修改。方法1： defparam定义法方法2： #方法例如底层模块，设置参数初始值module parameter_tst(clk,a,b,c); parameter parameter1 = 10, ...