verilog参数传递方法及实例

类似与VHDL中得generic（）portmap（）；  verilog中各个模块之间也可以进行了参数得传递，通过修改顶层模块的参数，底层的模块参数被修改。

方法1： defparam定义法

方法2： #方法

例如

 底层模块，设置参数初始值

1. module parameter_tst(clk,a,b,c);
2.       parameter parameter1 = 10,
3.                   parameter2 = 0 ;
4.       input clk;
5.       input [2:0]a;
6.       input [2:0]b;
7.       
8.       output reg [4:0]c;
9. always@(posedge clk)
10.     c = a + parameter1 +  b +  parameter2; 
11. endmodule

顶层模块，修改参数

1. module parameter_top(clk,a,b,c);      
2.     input clk;
3.     input [2:0]a;
4.     input [2:0]b;
5.     
6.     output reg  [5:0]c;
7.     
8.     wire [4:0]c1;
9.     wire [4:0]c2;    
10.