verilog
参宿七柒
这个作者很懒,什么都没留下…
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基于FPGA的数字时钟显示(万年历lcd1602)
一、 lcd1602a的驱动和配置(1) lcd1602a的管脚分配图,在程序中,我们需要对相应的管脚进行操作,才能使其正确显示(2) 由于我使用的板子EP4CE6上的晶振是50MHZ,而lcd1602a所需要的晶振是500HZ,所以我们要想驱动他,首先要产生一个500HZ的时钟,所以我定义了如下lcd时钟代码:always@(posedge clk)//获得LCD时钟begin coun...原创 2018-02-28 12:15:51 · 17738 阅读 · 18 评论 -
8位数码管显示频率计设计(FPGA)
一、工程目的根据频率的定义和频率测量的基本原理。测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号;1秒计数结束后,计数值被锁入锁存器,计数器清零,为下一测频计数周期作好准备二、设备及软件环境:软件需求:Quartus硬件需求:微型计算机设计思路:因为要测1s的频率,所以首先要产生一个1s的时钟always@(posedge clk)//产生1s信号clkkbegin if(clkk...原创 2018-03-01 11:03:42 · 10925 阅读 · 0 评论 -
任意分频器
由于对任意分频器不熟悉,所以我的思路是把奇分频、偶分频分开做,然后再把他们合在一起首先我做的是偶分频,偶分频是分频中比较简单的,需要对上升沿进行计数,当计数到(N/2-1)的时候,时钟进行反转,然后再计时,再反转,以此类推//偶分频always@(posedge clk_in or negedge rst_n)begin if(!rst_n) begin cnt<=4'b0000...原创 2018-03-01 11:22:14 · 2478 阅读 · 2 评论