Verilog学习笔记
Qin_xian_shen
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Verilog学习笔记(四)
initial语句:在仿真中只执行一次,用于初始化变量,描述一次性行为,在仿真时刻0开始执行。下面是initial语句的示例:`timescale 1ns/1ns moduleTest(Pop,Pid); outputPop,Pid; regPop,Pid; initial begin Pop=0;//语句1。 Pid=0;//语句2。 Pop=#51转载 2017-11-06 22:45:56 · 409 阅读 · 0 评论 -
Verilog学习笔记(五)
Verilog的结构化描述形式在VerilogHDL中可使用如下方式描述结构:1)内置门原语(在门级);2)开关级原语(在晶体管级);3)用户定义的原语(在门级);4)模块实例(创建层次结构)。在这一实例中,模块包含门的实例语句,也就是说包含内置门xor、and和or的实例语句。门实例由线网类型变量S1、T1、T2和T3互连。由于没有指定的顺序,门实例语句可以以任何转载 2017-11-07 21:52:38 · 574 阅读 · 0 评论 -
Verilog 中的一些语法
位运算符1) ~ //取反2) & //按位与3) | //按位或4) ^ //按位异或5) ^~ //按位同或(异或非)逻辑运算符在Verilog HDL语言中存在三种逻辑运算符:1) && 逻辑与2) || 逻辑或3) ! 逻辑非等式运算符在Verilog HDL语言中存在四种等式运算符:1) == (等于)2) !=转载 2017-11-06 15:15:58 · 4165 阅读 · 0 评论 -
verilog学习笔记(一)
什么是Verilog HDL? Verilog HDL (Hardware Description Language) 是一种硬件描述语言,可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外,verilog提供了编程语言接口,通过该接口用户可以在模拟、验证期间从外部访问设计,包转载 2017-11-06 15:26:08 · 715 阅读 · 0 评论 -
Verilog学习笔记--时延
Verilog-时延Verilog HDL模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实例。assign #2 Sum = A ^ B;# 2指2个时间单位。使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义,如下所示:`timescale 1ns /100ps此语句说明时延时间单位为1 n转载 2017-11-06 15:41:55 · 3306 阅读 · 0 评论 -
Verilog学习笔记(三)--连续赋值语句
在连续赋值语句中,某个值被指派给线网变量。连续赋值语句的语法为: assign [delay] LHS_n e t = RHS_expression;右边表达式使用的操作数无论何时发生变化, 右边表达式都重新计算, 并且在指定的时延后变化值被赋予左边表达式的线网变量。时延定义了右边表达式操作数变化与赋值给左边表达式之间的持续时间。如果没有定义时延值,转载 2017-11-06 15:50:58 · 5970 阅读 · 1 评论 -
Verilog学习笔记
D触发器:https://baike.baidu.com/item/D%E8%A7%A6%E5%8F%91%E5%99%A8/10169294由D触发器搭基本寄存器http://www.diangon.com/wenku/rd/dianzi/201505/00023734.htmlhttps://baike.baidu.com/item/%E5%AF%84%E5%AD%98原创 2017-11-30 17:39:36 · 357 阅读 · 0 评论