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RSS订阅原创 建立时间和保持时间的理解、相关计算及在FPGA设计中的应用
学数字电路设计或者面试相关岗位的时候，都需要理解掌握建立时间和保持时间的概念，而这个东西我觉得还挺绕的，看的时候都明白，转过身就忘了，每次要用的时候又到处找资料，理解半天，非常的浪费时间，所以这里用我个人比较容易理解的思路写个总结，加深记忆，也方便以后回顾。1. 分析模型理解建立时间保持时间需要一个模型，如图所示。起点是源触发器D1的采样时刻，终点是目的触发器D2的采样时刻，假设起...
2018-09-05 14:41:42
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log2and10.sv
FPGA实现对数log2和10*log10，32bit无符号数输入，10bit输出（高7bit为整数部分，低3bit为小数部分）。
博客地址：https://blog.csdn.net/qq_16923717/article/details/99679548， 这里可以看到算法
2019-08-16
CRC32的FPGA并行实现原理及MATLAB仿真
CRC32的FPGA并行实现原理及MATLAB仿真，包含文档和代码。
博客地址：https://blog.csdn.net/qq_16923717/article/details/83826856
2018-11-12
IEEE Std 1364TM-2005: IEEE Standard for Verilog Hardware Description Language.
IEEE标准的Verilog，可以作为工具书查阅，这是2005版的
2018-07-18
Verilog Coding Styles for Improved Simulation Efficiency.
仿真了不同代码风格对仿真时间的影响，包括是否去掉无用的begin-end，`timescale的精度等
2018-07-18
MATLAB_Simulink_for_Digital_Communication_program_for_student
基本的数字通信仿真，如信道、编码、扩频等，使用MATLAB脚本或者simulink
2016-08-23
空空如也
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