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RSS订阅原创 记一个Verilog一段式状态机的低级错误
问题是这样的：我想在某个状态state1下根据输入a改变输出b的值，但是在芯片里运行的时候发现只要状态维持在state1下，b的值始终是从上一个状态跳到state1时的值，只有在state1变化的边沿，b的值才会根据输入a更新。原代码如下：always @ (posedge clk) begin if (rst) begin b <= 'd0; ...
2018-10-30 10:00:03
2041
log2and10.sv
FPGA实现对数log2和10*log10，32bit无符号数输入，10bit输出（高7bit为整数部分，低3bit为小数部分）。
博客地址：https://blog.csdn.net/qq_16923717/article/details/99679548， 这里可以看到算法
2019-08-16
CRC32的FPGA并行实现原理及MATLAB仿真
CRC32的FPGA并行实现原理及MATLAB仿真，包含文档和代码。
博客地址：https://blog.csdn.net/qq_16923717/article/details/83826856
2018-11-12
IEEE Std 1364TM-2005: IEEE Standard for Verilog Hardware Description Language.
IEEE标准的Verilog，可以作为工具书查阅，这是2005版的
2018-07-18
Verilog Coding Styles for Improved Simulation Efficiency.
仿真了不同代码风格对仿真时间的影响，包括是否去掉无用的begin-end，`timescale的精度等
2018-07-18
MATLAB_Simulink_for_Digital_Communication_program_for_student
基本的数字通信仿真，如信道、编码、扩频等，使用MATLAB脚本或者simulink
2016-08-23
空空如也
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