《237 Gbit ps unrolled hardware polar decoder》237 Gbit / s展开的硬件极化解码器

237 Gbit / s展开的硬件极化解码器

简述：提出了一种使用降低复杂度的消除（SC）解码算法的极化解码器的新架构。

这种完全展开的，深度流水线的架构能够实现使用现场可编程门阵列实现的（1024,512）极化码的超过237Gbit / s的编码吞吐量。该解码器比现有技术的极化解码器快两个数量级。

 

1、介绍：

极化码证明使用低复杂度连续消除（SC）解码算法实现了无记忆信道的对称容量[1]。

然而，SC算法是顺序无限的，导致低吞吐量解码器。在[2,3]中提出了具有减少解码等待时间和增加吞吐量的特定目的的新解码算法。这些算法通过将极化码分解成其组成码并且在其上使用快速，专用的解码算法来工作。它们表示极化码作为解码树，其可以通过为每个所识别的构成码类型创建新的节点类型来修剪。

[3]中提出的快速简化SC（快速SSC）算法的现场可编程门阵列（FPGA）实现可以实现1 Gbit / s的信息吞吐量。图1a是（8,4）极化码的图表示，其中u0，u1，u2和u4是冻结位。图1b示出了在应用树修剪之后对应于（8,4）极性码的快速SSC解码的解码器树。箭头指示数据流，而注释对应于快速SSC算法[3]中定义的信道值（αc）或函数。值得注意的是，条带节点对应于长度为4的重复码，并且交叉阴影线的节点对应于长度为4的单个奇偶校验（SPC）码。

目前，用于极化码的解码器的最快实现是[4]的置信传播（BP）解码器，其对于（1024,512）实现了4.68Gbit / s的编码吞吐量（信息吞吐量为2.34Gbit / ）代码在运行在300MHz的65nm CMOS专用集成电路（ASIC）上。

尽管有这些进展，与诸如低密度奇偶校验码（LDPC）的容量接近码相比，极性解码器仍然较慢，这妨碍了它们在高速应用中的采用。本文通过提出一种新的解码器结构解决了这个问题，该结构在对于（1024,512）极化码在231MHz运行的FPGA上实现了237Gbit / s的编码吞吐量（信息吞吐量为118.5Gbit / s）。

2、架构：

大多数现有的极化解码器（例如[3-5]）通过限制解码器解码单个帧来最小化区域并最大化逻辑利用。这种方法降低了实现的复杂性，但它限制了解码吞吐量。相反，我们建议生成一个代码特定的展开的解码器，完全流水线化它的执行，以便它一次处理几个帧的部分，并添加所需的数据持久性的内存寄存器。

图2示出了（8,4）极化码的解码器架构。功能单元对应于图1b所示的操作,其中的每一个之后是流水线寄存器以存储操作的输出。 另外，一些流水线级不具有任何处理逻辑; 它们被添加以确保不同的消息保持同步。作为流水线设计的结果，在每个时钟周期，输出帧，并且可以加载新的接收帧，如图3中的时序图所示。这种深度流水线的架构导致非常高吞吐量的解码器。(为了清楚起见，未布线时钟信号)

 

由于架构的展开性质，所使用的资源的增长是代码长度的二次方。它也受编码率和冻结比特位置的影响，因为它们都影响解码器树的结构，并且反过来影响在快速SSC解码器中执行的操作的数量。所使用的存储器量也是代码长度的二次方，并受速率和冻结位位置的影响。 相比之下，[3]中的快速SSC解码器需要在代码长度上线性增长的存储器。当在FPGA上实现时，资源和存储器的这种增长将所提出的解码器限制为适度长度的代码。

3、实现结果：

产生的信息吞吐量是PfR bit / s，其中P是以位为单位的输出总线的宽度，f是以赫兹为单位的执行频率，R是码率。延迟取决于冻结位位置和所有模块的受限最大宽度。在本文中，总线的大小使得所有数据被同时传送，即它们可以携带N个对数似然比和N比特估计，如在[4,6]中。

在Altera Stratix IV EP4SGX530KH40C2 FPGA上针对（1024,512）极化码实现了利用所提出的架构的解码器。用于重复和SPC码的专用解码器限于长度≤4的组成码;所有其他的最大值限制为1024个。表1显示了两个不同执行频率的结果。 可以观察到，以一些寄存器复制为代价，编码（信息）吞吐量可以从210Gbit / s（105Gbit / s）增加到237Gbit / s（118.5Gbit / s）。在231 MHz，延迟也从2.7μs降低到2.4μs。还可以注意到，在这两种情况下，使用静态随机存取存储器块来实现寄存器链。

表2比较了文献中提出的解码器与其他解码器。值得注意的是，展开的解码器具有[4]的BP解码器的吞吐量的50.7倍，后者被实现为以300MHz为时钟的65nm CMOS ASIC。通过其最大15次迭代，BP解码器具有比所提出的解码器高21倍的等待时间。Altera Stratix IV FPGA是使用最新的40 nm技术构建的。65和40 nm CMOS技术之间的延迟增益远小于1.23，因为这对应于65和45 nm之间的增益[7]。然而，构建ASIC而不是使用FPGA的速度增益显示为从3.4到4.6 [8]。

最近，在[6]中提出了另一种基于效率较低的SC算法的完全展开的极化码解码器。这项工作是完全组合的，但其输入和输出接口除外，因此频率低得多。提出的解码器具有14倍的延迟，但是比90nm CMOS实现[6]的速度快81多倍。90和45 nm CMOS技术之间的延迟增益为1.58 [7]，仍然低于FPGA和ASIC之间的3.4-4.6因子。 应当注意，Dizdar和Arıkan[6]实现了长度N = 512的较小极化码，而不是N = 1024。

 

表2还给出了使用[3]的实现解码的（1024,512）极化码的结果。我们完全展开的，深度流水线解码器的吞吐量比以前的快SSC解码器实现的吞吐量大474倍，而延迟是类似的。 所提出的解码器具有比现有技术的极性解码器的吞吐量大两个数量级的吞吐量。

4、结论：

在本文中，我们提出了一个完全展开，深度流水线极坐标解码器的新架构。我们已经表明，在FPGA上实现的（1024,512）极性码的解码器可以实现比现有技术的极性解码器快两个数量级的编码吞吐量。在237 Gbit / s，它是最先进的ASIC实现的51-81倍快。

References
1 Arıkan, E.: ‘Channel polarization: a method for constructing
capacity-achieving codes for symmetric binary-input memoryless channels’, IEEE Trans. Inf. Theory, 2009, 55, (7), pp. 3051–3073
2 Alamdar-Yazdi, A., and Kschischang, F.R.: ‘A simplified successivecancellation decoder for polar codes’, IEEE Commun. Lett., 2011,
15, (12), pp. 1378–1380
3 Sarkis, G., Giard, P., Vardy, A., Thibeault, C., and Gross, W.J.: ‘Fast
polar decoders: algorithm and implementation’, IEEE J. Sel. Areas
Commun., 2014, 32, (5), pp. 946–957
4 Park, Y.S., Tao, Y., Sun, S., and Zhang, Z.: ‘A 4.68 Gb/s belief propagation polar decoder with bit-splitting register file’. Symp. on VLSI
Circuits Dig. Tech. Pap., Honolulu, HI, USA, June 2014, pp. 1–2
5 Raymond, A., and Gross, W.: ‘A scalable successive-cancellation
decoder for polar codes’, IEEE Trans. Signal Process., 2014, 62, (20),
pp. 5339–5347
6 Dizdar, O., and Arıkan, E.: ‘A high-throughput energy-efficient
implementation of successive-cancellation decoder for polar codes
using combinational logic’. CoRR, December 2014, vol. abs/
1412.3829, Available at http://www.arxiv.org/abs/1412.3829
7 Wong, H., Betz, V., and Rose, J.: ‘Comparing FPGA vs. custom CMOS
and the impact on processor microarchitecture’. ACM/SIGDA Int. Symp.
on Field Programmable Gate Arrays, Monterey, CA, USA, March 2011,
pp. 5–14
8 Kuon, I., and Rose, J.: ‘Measuring the gap between FPGAs and ASICs’,
IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., 2007, 26, (2),
pp. 203–215