Vivado
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这个作者很懒,什么都没留下…
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在Nexys4 DDR上实现的DDR2读写例程
· 最近项目需要用到DDR,于是在网上找相关资料,发现网上关于Xilinx DDR的资料不多,而且比较老,官方文档又是纯英文,且超级长。所以笔者写了这篇文章,为像笔者一样的初学者介绍一下DDR的使用。 在此不介绍DDR是什么了,请自行查资料。(相信用到这篇文章的人不会不知道DDR是啥吧。。。)· 好了,闲话休提言归正传。 · 本文使用Vivado 2015.4在Nexys4 DDR(原创 2016-12-30 11:11:19 · 13223 阅读 · 16 评论 -
Win10下Vivado生成比特流时opt_design跑了很久的解决方法
如果电脑用的是Intel第6代及之后版本的处理器,跑Win7的时候,软件经常会未响应(与处理器性能不够导致卡顿不同),所以很多读者可能选择装Win10。在Win10下跑Vivado生成比特流的时候可能会出现一种情况:跑到opt_design这一步的时候跑了几个小时甚至半天都没跑完,打开任务管理器发现Vivado进程的CPU占用率却只有几个百分点。笔者发现了一种方法似乎可行:菜单Flow -> Im原创 2017-04-16 20:07:48 · 18359 阅读 · 6 评论 -
Win8/Win8.1/Win10下Vivado例化MIG报错的解决办法
Win8/Win8.1/Win10例化MIG报错的解决办法如果你的系统是Win7那应该没问题,但如果是Win8、Win10的话,新建工程后例化MIG核的时候会报一个类似上图所示的错误:“Failed to generate IP ‘*‘. Failed to generate ‘Custom UI’ outputs:”。我在Win10上遇到过这个问题,只能理解为Vivado有bug或者Win7之后的原创 2016-12-24 21:01:49 · 7632 阅读 · 7 评论 -
ZedBoard--(6)利用Vivado HLS生成AXI接口的IP核
在学习ZYNQ的时候,我们可以找到网上许多教程,但这些教程都是用现成的AXI接口的IP核。刚入门的朋友可能有疑问:要怎样才能把自定义IP核接到PS上面?最直接的办法是在实现IP核的时候自行加上AXI的协议转换,但是对于刚入门的朋友来说,还要学习一个全新的总线协议并且要正确无误得实现它,这是有一定难度的。这就是本文存在的意义所在。本文将为读者介绍如何使用Vivado HLS生成带有AXI接口的IP核。原创 2017-05-04 08:25:57 · 9841 阅读 · 7 评论 -
ZedBoard--(5)嵌入式Linux下的DMA测试(Direct Register Mode)(PS + PL)
ZedBorad–(5)嵌入式Linux下的DMA测试(PS+PL)本文将详细介绍如何在ZedBorad上使用AXI接口的DMA IP核。(文末会给出测试代码的下载链接)DDR控制器、AXI DMA控制器以及PS之间的互连关系如下图所示。 DDR控制器已经包含在PS中,而AXI DMA和数据FIFO是需要我们自己在PL中实现的。由图可知,处理器使用AXI-Lite总线和DMA、DDR控制器进行原创 2017-04-16 10:26:31 · 10727 阅读 · 45 评论