ZedBoard--（6）利用Vivado HLS生成AXI接口的IP核

在学习ZYNQ的时候，我们可以找到网上许多教程，但这些教程都是用现成的AXI接口的IP核。刚入门的朋友可能有疑问：要怎样才能把自定义IP核接到PS上面？最直接的办法是在实现IP核的时候自行加上AXI的协议转换，但是对于刚入门的朋友来说，还要学习一个全新的总线协议并且要正确无误地实现它，这是有一定难度的。这就是本文存在的意义所在。

本文将为读者介绍如何使用Vivado HLS生成带有AXI接口的IP核。

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Vivado HLS简介

Vivado HLS是Xilinx推出的可以将C/C++描述的硬件直接编译生成相应的HDL描述的IP核。听上去功能十分强大，但是事实上要想用好这款工具，需要一定的技术和经验。

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Vivado HLS生成AXI接口的IP核

（1）打开Vivado HLS，然后和普通的IDE一样，新建工程，输入工程名，然后可以一直next，直到Solution Configuration。这里要选择Part Selection。例如如果使用的是ZedBoard，选择ZedBoard即可，如下图所示：

选择好之后点Finish即可。

（2）在Source上右键添加C/C++源文件，如下图所示：

（3）在新建的源文件中定义函数。【注意】新建的函数即为将来生成的模块；模块名需和文件名相同。

在新建的源文件中添加头文件ap_int.h：

#include "ap_int.h"

然后定义如下结构体：

template <int D>
struct axis
{
    ap_int <D>    data;
    ap_uint <D/8> keep;
    ap_uint <1>   last;

    axis<D>& operator=(const axis<D>& ax)
    {
        data = ax.data;
        keep = ax.keep;
        last = ax.last;

        return *this;
    }
};

显然D表示位宽。此结构体中定义了3个变量，这3个变量将来会作为引脚信号出现在我们自定义的AXI接口的IP核当中。

然后在函数参数列表中添加如下两个参数：

axis<32> *o_MM2S_AXIS, axis<32> i_S2MM_AXIS

这两个参数分别代表输出到IP核之外的数据，以及其他模块输入到IP核的数据。

向外发送数据可以通过写入o_MM2S_AXIS->data实现；输入的数据可以通过访问i_S2MM_AXIS.data获得。如果没有特殊需要，keep和last信号不需要改变，直接将输入的赋值给输出的即可：

o_MM2S_AXIS->data = data_to_output;
o_MM2S_AXIS->keep = i_S2MM_AXIS.keep;
o_MM2S_AXIS->last = i_S2MM_AXIS.last;

然后可以在右侧的Directie选项卡中看到上面定义好的接口：

到此为止，AXI接口添加完毕。接下来读者需要根据需要编写IP核本身。所有代码编写完毕之后，点击C Synthesis按钮，HLS将综合整个工程并生成综合报告，如下图所示：

读者要特别注意综合报告中的表格是否存在红色的表项。如果存在，则表示所实现的逻辑不符合要求，需要返回修改，直到满足要求为止。

综合成功之后，点击Export RTL按钮，HLS将生成对应的IP核。读者可以根据需要选择生成Verilog或者VHDL描述的IP核，如下图所示：

Export RTL运行完毕之后，读者可以在Solution->impl->ip文件夹下找到生成的IP核，如下图所示：

然后回到Vivado工程，添加生成的IP核即可。下图是最终生成的IP核的引脚图，其中TDATA、TKEEP和TLAST三个信号分别对应着上面定义的结构体的成员。

如果同时需要使用DMA，那么读者只需要将新生成的IP核替换掉上一篇文章（ZedBorad–（5）嵌入式Linux下的DMA测试（PS+PL））中的AXI FIFO即可，这样我们自定义的IP核就可以通过DMA与PS进行数据交互了。如下图所示：