qq_24213087的博客

CycloneII之EDA及学术开发功能描述1．概述 同Stratix/Cyclone。2．逻辑单元（Logic Cell）描述在以前的架构中（比如Cyclone），单个LE包括一个组合逻辑和寄存器。对于Cyclone II来说，组合逻辑和寄存器被单独分开到两个部分，原语创建的时候也不象Cyclone和Stratix那样，而是通过lcell_comb（组合逻辑部分）和lcell_ff（flip-flop/register）分别创建。这和Stratix II的情形有点类似。注意这里的flip

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中Tperiod为时钟周期；Tcko为D触发器开始采样瞬间到D触发器采样的数据

转载自https://www.eefocus.com/sunleijun/blog/09-05/170854_9b44f.html#articletop在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。 通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。 通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 从输入端口到寄存器： ...

一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。接下来，首先找本实例抄代码。抄代码的意义在于熟悉语法规则和编译器（又叫综合器），常用的集成开发环境有：Intel的Quartus、Xilinx

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仿真环境： Modelsim 10.1a仿真内容： 由quartusII 生成的fifo和rom，并进行测试。出现问题： 仿真fifo和rom时候，输出出现高阻问题原因： altera 的自带模型需要支持库文件。解决方法： 找到altera_mf.v和220model.v这2个文件然后把他们一起编译一下就可以了，这两个文件在quartus 安装目录eda/sim_lib下。注意，将这个两个文件添加之后需要先编译这两个文件，执行一次完全编译，否则不起作用！modelsim仿真rom怎样能够输出mi

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十大

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用always@(posedge clk)描述 时序逻辑电路的基础——计数器（在每个时钟的上升沿递增1） 　　例1.四位计数器(同步使能、异步复位)// Module Name: counter_4bit// Description: 4bit异步复位同步使能二进制计数器module counter_4bit( input clk, //系统时钟信号 input rst, //系统复位按键 input

一、FPGA（Fild Programmable Gate Array）,即现场可编程门阵列，它的基础是PAL,GAL,CPLD可编程器件的基础上进一步发展的产物。FPGA的特点：1、FPGA是专用集成电路（ASIC：集成度高但完成后不可修改的一种电路设计）领域的一种半导体定制电路，既解决了定制电路的不足，有客服了原有可编程器件门电路数有限的缺点；2、工作方式：查找表的工作方式；3、程序语言并行执行，执行效率很高；4、编程语言：Verilog HDL/VHDL;5、FPGA包含了大量的IP核，方