qq_24213087的博客

CycloneII之EDA及学术开发功能描述1．概述 同Stratix/Cyclone。2．逻辑单元（Logic Cell）描述在以前的架构中（比如Cyclone），单个LE包括一个组合逻辑和寄存器。对于Cyclone II来说，组合逻辑和寄存器被单独分开到两个部分，原语创建的时候也不象Cyclone和Stratix那样，而是通过lcell_comb（组合逻辑部分）和lcell_ff（flip-flop/register）分别创建。这和Stratix II的情形有点类似。注意这里的flip

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中Tperiod为时钟周期；Tcko为D触发器开始采样瞬间到D触发器采样的数据

转载自https://www.eefocus.com/sunleijun/blog/09-05/170854_9b44f.html#articletop在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。 通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。 通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 从输入端口到寄存器： ...

序言声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。

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AD(altium designer)15原理图与PCB设计教程（四）——电路原理图设计进阶声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步

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Altium Designer15原理图与PCB教程序言目录结语序言本次博客更新将会针对Altium Designer15这款软件的详细使用方案的分享，其中包含了PCB原理图的绘制和PCB的详细教程。欢迎大家在新的一年共同学习进步。本次先更新主要目录。目录一、电路原理图设计二、原理图元器件库的管理三、电路原理图进阶四、工程编译与报表生成五、印制电路板设计基础六、印制电路板的布局设置七、印制电路板的布线设计八、印制电路板的相关操作九、信号完整性分析结语本次更新主要是重新拾起PCB原

一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。接下来，首先找本实例抄代码。抄代码的意义在于熟悉语法规则和编译器（又叫综合器），常用的集成开发环境有：Intel的Quartus、Xilinx

开发板的使用是AX301，学习资料可以在我的另一篇文章中找到。链接在如下：https://blog.csdn.net/qq_24213087/article/details/108238682

开发板的使用是AX301，学习资料可以在我的另一篇文章中找到。链接在如下：https://blog.csdn.net/qq_24213087/article/details/108238682一、按键消抖的实验二、时钟实验声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。...

2020年9月7日，不要盲目将每日的忙忙碌碌视为自己所谓的进步。