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原创 黑金AX301开发板学习（1）——流水灯实验及黑金AX301开发板资料
第一次尝试使用AX301开发板进行学习，本篇文章主要通过一个流水灯的小实验聊一下AX301这块开发板的使用。一、黑金AX301是一款基础的学生实验板，用来学习FPGA是一个不错的选择。此款开发板是ALTERA公司的CYCLINE IV系列FPGA，型号为EP4CE6F17C8,256个引脚的FPGA封装，根据ALTERA官方数据，CYCLONE iv相对于CYCLINE III 来说，功耗减少25%。此款FPGA 的资源如下图所示：其中主要参数，逻辑单元LE ：6272；乘法器：392；RA
2020-08-26 15:36:42
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转载 FPGA数字系统设计（6）——时序逻辑电路设计
用always@(posedge clk)描述 时序逻辑电路的基础——计数器（在每个时钟的上升沿递增1） 例1.四位计数器(同步使能、异步复位)// Module Name: counter_4bit// Description: 4bit异步复位同步使能二进制计数器module counter_4bit( input clk, //系统时钟信号 input rst, //系统复位按键 input
2020-07-20 10:32:17
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原创 FPGA数字系统设计（1）——初识FPGA
一、FPGA（Fild Programmable Gate Array）,即现场可编程门阵列，它的基础是PAL,GAL,CPLD可编程器件的基础上进一步发展的产物。FPGA的特点：1、FPGA是专用集成电路（ASIC：集成度高但完成后不可修改的一种电路设计）领域的一种半导体定制电路，既解决了定制电路的不足，有客服了原有可编程器件门电路数有限的缺点；2、工作方式：查找表的工作方式；3、程序语言并行执行，执行效率很高；4、编程语言：Verilog HDL/VHDL;5、FPGA包含了大量的IP核，方
2020-07-20 09:39:16
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原创 C++程序设计（1）——初识C++
1.1、C++的发展历程C++是从C发展过来的。C++尚在研究阶段的发展中语言曾被称为“new C”，后来改为C with Class，1983年12月由Rick Mascitti建议改名为CPlusPlus，即C++。Stroustrup经过钻研在C语言中加入了类的概念，最开始提出类概念语言是Simula,虽然类具有很好的灵活性，但是无法胜任大型的程序。此后在Simula语言基础上发展的Smalltalk语言才是真正的面向对象语言，但是Smalltalk-80不支持多继承。C++从Simula继承了类
2020-07-16 12:01:30
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转载 CycloneII之EDA及学术开发功能描述
CycloneII之EDA及学术开发功能描述1．概述 同Stratix/Cyclone。2．逻辑单元（Logic Cell）描述在以前的架构中（比如Cyclone），单个LE包括一个组合逻辑和寄存器。对于Cyclone II来说，组合逻辑和寄存器被单独分开到两个部分，原语创建的时候也不象Cyclone和Stratix那样，而是通过lcell_comb（组合逻辑部分）和lcell_ff（flip-flop/register）分别创建。这和Stratix II的情形有点类似。注意这里的flip
2021-03-15 17:31:58
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转载 setup/hold/recovery/removal check时序分析
任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中Tperiod为时钟周期；Tcko为D触发器开始采样瞬间到D触发器采样的数据
2021-03-13 16:58:48
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转载 如何在FPGA设计环境中加时序约束
转载自https://www.eefocus.com/sunleijun/blog/09-05/170854_9b44f.html#articletop在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。 通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。 通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 从输入端口到寄存器： ...
2021-03-02 21:55:11
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原创 AD(altium designer)15原理图与PCB设计教程（十）——信号完整性分析
序言声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-28 14:15:46
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原创 AD(altium designer)15原理图与PCB设计教程（九）——印制电路板的的后续制作
序言声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-28 14:06:17
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原创 AD(altium designer)15原理图与PCB设计教程（七）——印制电路板的布局设计
AD(altium designer)15原理图与PCB设计教程（四）——电路原理图设计进阶声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步
2021-01-25 17:29:39
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原创 AD(altium designer)15原理图与PCB设计教程（六）——印制电路板设计的基础知识
AD(altium designer)15原理图与PCB设计教程（四）——电路原理图设计进阶声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-25 17:18:29
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原创 AD(altium designer)15原理图与PCB设计教程（五）——工程编译与报表生成
声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-25 16:58:51
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原创 AD(altium designer)15原理图与PCB设计教程（四）——电路原理图设计进阶
声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-19 19:22:48
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原创 AD(altium designer)15原理图与PCB设计教程（三）—— 原理图元器件库的管理
声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-16 09:48:00
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原创 AD(altium designer)15原理图与PCB设计教程（二）—— 电路原理图设计
声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-15 16:58:28
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原创 AD(altium designer)15原理图与PCB设计教程（一）——封装总结
声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。
2021-01-15 12:58:41
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原创 Altium Designer15原理图与PCB教程（序）——目录
Altium Designer15原理图与PCB教程序言目录结语序言本次博客更新将会针对Altium Designer15这款软件的详细使用方案的分享，其中包含了PCB原理图的绘制和PCB的详细教程。欢迎大家在新的一年共同学习进步。本次先更新主要目录。目录一、电路原理图设计二、原理图元器件库的管理三、电路原理图进阶四、工程编译与报表生成五、印制电路板设计基础六、印制电路板的布局设置七、印制电路板的布线设计八、印制电路板的相关操作九、信号完整性分析结语本次更新主要是重新拾起PCB原
2021-01-15 12:44:24
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转载 如何学习FPGA——FPGA的学习规划
一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。接下来，首先找本实例抄代码。抄代码的意义在于熟悉语法规则和编译器（又叫综合器），常用的集成开发环境有：Intel的Quartus、Xilinx
2020-09-25 22:39:56
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原创 黑金AX301开发板学习（2）——静态数码管的加法器实验
开发板的使用是AX301，学习资料可以在我的另一篇文章中找到。链接在如下：https://blog.csdn.net/qq_24213087/article/details/108238682
2020-09-16 10:42:44
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原创 黑金AX301开发板学习（3）——动态数码管的时钟实验
开发板的使用是AX301，学习资料可以在我的另一篇文章中找到。链接在如下：https://blog.csdn.net/qq_24213087/article/details/108238682一、按键消抖的实验二、时钟实验声明：该文只适用于学习，其内容包含来自书本的摘抄和总结，欢迎大家补充，共同学习进步。...
2020-09-16 10:34:42
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转载 FPGA数字信号设计——ROM核手动仿真出现高阻态
仿真环境： Modelsim 10.1a仿真内容： 由quartusII 生成的fifo和rom，并进行测试。出现问题： 仿真fifo和rom时候，输出出现高阻问题原因： altera 的自带模型需要支持库文件。解决方法： 找到altera_mf.v和220model.v这2个文件然后把他们一起编译一下就可以了，这两个文件在quartus 安装目录eda/sim_lib下。注意，将这个两个文件添加之后需要先编译这两个文件，执行一次完全编译，否则不起作用！modelsim仿真rom怎样能够输出mi
2020-09-02 09:28:34
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空空如也
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