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原创 vivado用JTAG固化PL+PS程序方法

5、按顺序添加，第一步，设置好文件的输出路径后，点击add添加fsbl.elf，Partition type 为 bootloader，第二步，点击add添加FPGA PL的比特流文件.bit，Partition type 为 datafile，第三步，点击add添加想要固化的可执行文件.elf，Partition type 为 datafile，之后点击Create Image，生成BOOT.bin文件，如图5所示。4、选中工程，右击，选择Create Boot Image，如图4所示。

2024-04-03 18:32:56 766

原创 FPGA Verilog的单精度浮点型小数处理方法

1、操作数预处理beginrA <= { A[31], A[30:23], 1’b1, A[22:0] };rB <= { B[31], B[30:23], 1’b1, B[22:0] };end2、运算beginisSign <= A[31] ^ B[31];BDiff = rB[31:24] - 8’d127;rExp <= rA[31:24] - B...

2019-11-22 10:05:22 2006

转载 如何获取CSDN积分

登录CSDN官网，进入首页，鼠标悬停在头像上，选择“帮助”。 在左边点击“博客积分规则”，在右边可以看到积分规则明细。 点击左侧“C币规则”，点击“查看详细C币规则”，在弹出的界面中有获得的途径。 例如：点击“现在去发博文”，发布博客可以获得积分。 ...

2019-02-11 11:17:26 245 3

骑远飞ULN2003A驱动步进电机.zip
TM1638测试程序C51，tm1638芯片数据手册，TM1638按键数码管模块 电路图，亲测可用，直接调用函数即可实现

2019-11-22

仿真器JLINK V8_V9-使用说明&驱动.rar
J-FLASH程序烧写说明(jink版)，JLINK V8新用户手册中文版，JLINK问题汇总，JLINK 驱动安装，JLINK V8固件烧录指导

2019-11-22

10分钟搞定matlabGUI.ppt
图形用户界面（GUI）是指由窗口、菜单、图标、光标、按键、对话框和文本等各种图形对象组成的用户界面。它让用户定制用户与Matlab的交互方式，而命令窗口不是唯一与Matlab的交互方式

2019-11-22

niosii_generic_booting_methods.pdf
fpga固化启动引导方法，启动内存可以是紧凑型闪存接口(CFI)闪存，用户闪存(UFM)闪存， Altera串行闪光(EPCS)/Altera四路串行闪光(EPCQ)配置设备或片上RAM(OCRAM)。不管启动内存的性质如何，都要构建基于halbased的系统，以便将复位向量和所有程序和数据部分最初存储在启动内存中。HAL提供了一个小的引导加载程序(也称为引导复制程序)，在引导时将这些部分复制到它们的运行时位置。可以通过man指定程序和数据内存的运行时位置

2019-11-22

NIOSII那些事儿-Qsys_EP4CE15_v1.1.2.pdf
基于atlera FPGA 芯片的nios ii教程，如何搭建软核，如何配置硬件和软件编程，手把手教学

2019-11-22

Alternative Nios II Boot Methods
FPGA veri采用nios软核后，固化程序的几种方法，ram、epcs中的启动方法不同，都有详细介绍

2019-11-22

usb_test.v
fpga verilog的usb_test接口测试程序，时钟50MHz，usb通信能正常稳定传输，供参考使用

2019-11-22

通过spi接口测试flash
FPGA Verilog通过spi接口程序，来控制flash的读写，对flash数据进行读写测试，可根据自己需求更改

2019-11-22

uarttx.v串口发送模块
FPGA Verilog 串口发送程序，16个clock发送一个bit, 一个起始位,8个数据位,一个校验位,一个停止位

2019-11-22

key_test.v
fpga Verilog采用软件延时采集按键信号，达到消抖目的，可封装，调用方便，实际测试能准备识别到按键

2019-11-22

float_sub.v
FPGA Verilog浮点数减法运算，采用单精度浮点型小数格式，运算结果精度可设置，可封装成IP核

2019-11-21

float_multi.v
FPGA Verilog浮点数乘法运算，采用单精度浮点型小数格式，运算结果精度可设置，可封装成IP核

2019-11-21

float_divide.v
FPGA Verilog浮点数除法运算，采用单精度浮点型小数格式，运算结果精度可设置，可封装成IP核

2019-11-21

float_add.v
verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度

2019-11-21

使用Nios II处理器通过UART接口对Max10 FPGA器件进行远程系统更新.pdf
使用Nios II处理器通过UART接口对Max10 FPGA器件进行远程系统更新 本参考设计提供了一个简单的应用，该应用对MAX 10 FPGA 器件基于Nios II 的系统实现基本的 远程配置功能。包括在MAX 10 FPGA 开发套件的这个UART 接口与Altera UART IP 内核一起用 于提供远程配置功能性。

2019-11-21

3_syn_keep属性注意事项(1).docx
一、背景 针对综合后net名字更改问题，加syn_keep属性可以保持综合后net名字不变。 二、目的 说明哪些情况下加syn_keep属性，能够保持net名不变；以及加syn_keep属性时需要注意什么。 三、方法 ...

2019-11-21

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