【Verilog】Verilog中出现的Syntax error near “；“ 错误

网上冲浪gg

于 2020-11-08 00:30:50 发布

阅读量4w

点赞数 12

分类专栏： FPGA 文章标签： fpga verilog 编程语言

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.csdn.net/qq_25384217/article/details/109554805

版权

FPGA 专栏收录该内容

1 篇文章

订阅专栏

本文介绍在Verilog语言中正确声明变量的方法。与多数编程语言不同，Verilog使用逗号而不是分号来分隔变量声明。文章指出，在Verilog模块内的变量声明如果误用了分号会导致语法错误，并给出了解决方案。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

学过编程语言的会有在语句后加上;作为结束标识的习惯，但在Verilog中对module内变量进行声明时是用,将各变量隔开，若使用";"则会出现Syntax error near “;” 的错误导致程序无法编译成功。

修改方法：将变量间的;修改成,即可。

评论 1

被折叠的条评论为什么被折叠?

到【灌水乐园】发言

查看更多评论

添加红包

成就一亿技术人!

hope_wisdom

发出的红包

实付元

使用余额支付

点击重新获取

扫码支付

钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。