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原创 Zynq中级开发七项必修课-第零课：目录
写/读路径均可用，错误/超时有处理或文档化限制不同时钟域可靠（CDC：双触发器/握手/灰码等方案明确）事务有完成指示/状态寄存器，便于调试与容错。
2025-08-15 17:05:53
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原创 Zynq上UART/IIC/SPI的27个实验-第2课：PS 硬件 UART 接收
主循环检测该标志后，将接收到的消息统一发送出去。串口接收中断中记录接收到的数据并置位标志，
2026-01-14 17:02:34
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原创 Zynq上UART/IIC/SPI的27个实验-第1课：PS 硬件 UART 发送
【代码】Zynq上UART/IIC/SPI的27个实验-第1课：PS 硬件 UART 发送。
2026-01-14 16:53:28
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原创 Zynq上UART/IIC/SPI的27个实验-第0课：目录
常用串行通讯波形iverilog仿真Verilog 基于串口实现可扩展的硬件函数 RPC 框架IO模拟IIC和SPI接口gitee
2026-01-09 20:26:44
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原创 用vio_uart测试verilog
将 FPGA 内部专用的控制和显示逻辑搬到 PC 上，通过通用通信总线 vio_uart 直连被测模块，实现可脚本化、可复用的真机调试流程。
2026-01-06 10:49:13
371
原创 逻辑·对偶·蕴含
本文系统介绍了逻辑学的基本概念与应用方法，重点阐述了命题逻辑、谓词逻辑和模态逻辑三大体系。首先说明了逻辑作为推理规则研究的本质，强调其对数学和思维的基础作用。随后详细解析了命题逻辑的运算符（非、且、或、蕴含等）及其多项式表示，并列举了常用逻辑定律。在谓词逻辑部分，介绍了量词、个体变量等要素及其运算规则。最后简要说明了模态逻辑对可能性和必然性的表达方式。全文通过真值表、符号表示和自然语言解释相结合的方式，构建了一个清晰的逻辑运算框架，为形式化推理提供了系统的方法论指导。
2026-01-04 17:36:52
809
原创 Verilog规则和常用模板
可能含亚稳态,别用最新的r_xxx,应次新的r_xxx[1]只依赖 当前状态，与输入无关。依赖 当前状态 + 当前输入。
2026-01-04 14:01:00
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原创 电枢公式--电枢绕线的规律
电枢公式.pdf电枢公式.yuque12槽电机中，P1: 为什么3与9是同绕的?为什么4与8是同绕的?是什么性质让他们是同绕的?P2: 为什么5是全可达的?P3: 是不是质数都是全可达的？P4: 哪些绕法能绕到8?P5: 有几种绕法能绕到8?P6: 有几种绕法与8是同绕的?P7: 与8不同绕的绕法能不能绕到8?P8: 用8最少绕几次能回到起点?P9: 8能绕到的最小数是多少?P10: 8绕多少次能绕到这个最小绕数?P11: 8 能不能绕到1?P
2025-12-31 18:14:31
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原创 vio_uart的浏览器版上位机
vio_uart 是我在 FPGA 调试过程中设计的一种6字节定长轻量通信协议，适用于寄存器读写与 RPC 调用，遵循严格的一问一答机制。vio_uart 上位机可以使用 JavaScript 在浏览器中灵活编排测试流程，实现快速调试和测试。
2025-12-31 16:42:37
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原创 iverilog 配合 Makefile 搭建 Verilog 仿真工程
【代码】iverilog 配合 Makefile 搭建 Verilog 仿真工程。
2025-12-31 13:07:49
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空空如也
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