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RSS订阅原创 Verilog HDL语法-任务和函数
Verilog HDL语法-任务和函数任务任务的定义Verilog HDL中通过task和function关键字来声明任务和函数。利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。任务Verilog HDL中通过task和endtask对任务进行声明。如果子程序满足以下任一条件，则公共子程序的描述必须使用任务而不能使用函数：子程序中包含延迟、时序或者时间控制结构。没有输出或者输出变量的数量大于1.没有输入变量。任务的定义task <任务名>;
2020-08-25 23:51:34
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原创 Verilog HDL语法-常用系统任务
Verilog HDL语法-系统任务\$display和\$write\$monitor和\$strobe\$monitor\$monitoron和\$monitoroff\$strobe$display和$write$display和\write是Verilog HDL中的两种主要的输出任务。并且这两个系统任务的语法格式都相同。语法格式如下：$display("<format_specifiers>",<signal1, signal2, ..., signal3>);$w
2020-08-24 22:08:09
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原创 Verilog HDL语法-程序设计语句和描述方式（三）
Verilog HDL语法-结构化建模模块级建模模块的调用方式模块端口对应方式端口位置对应方式端口名对应方式模块参数值使用带有参数的模块实例语句修改参数值使用参数重定义语句defparam修改数值结构描述方式就是将硬件电路描述成一个分级子模块系统，通过逐层调用这些子模块构成功能复杂的数字逻辑电路和系统的一种描述方式。根据所调用子模块的不同抽象级别，可以将模块的结构描述方式分成如下三类：1.模块级建模；2.门级建模；3.开关级建模；门级建模和开关级建模平时用到的机会比较少，接下来只对模块级建模进行
2020-08-23 17:20:17
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原创 Verilog HDL语法-程序设计语句和描述方式（二）
Verilog HDL语法-行为级建模过程语句initial过程语句always过程语句过程语句使用中的注意事项语句块串行语句块并行语句块过程赋值语句阻塞赋值语句非阻塞赋值语句阻塞赋值语句和非阻塞赋值语句综合后电路的差别连续赋值语句赋值语句和重新赋值语句强制语句和释放语句条件分支语句if条件分支语句case条件分支语句循环语句forever循环语句repeat循环语句while循环语句for循环语句过程语句Verilog HDL中过程块由过程语句组成。过程语句有两种，分别是initial过程语句和alw
2020-08-23 12:19:38
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原创 Verilog HDL语法-数据类型
Verilog HDL语法-数据类型、运算符数据类型物理数据类型连线型寄存器型抽象数据类型整型时间型实型参数型运算符数据类型在Verilog HDL中共有19种数据类型。这19种数据类型可以划分为两大类：物理数据类型（主要包括连线型及寄存器型）和抽象数据类型（主要包括整形、时间型、实型及参数型）。物理数据类型连线型寄存器型抽象数据类型整型时间型实型参数型运算符...
2020-07-27 22:58:27
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原创 Verilog HDL语法-模块、语言要素
Verilog HDL 语法-模块、语言要素模块模块的基本结构模块引用时端口的对应方式Verilog HDL的语言要素空白符注释符标识符转义标识符数值整数的表示形式实数的表示形式字符串表示形式模块模块的基本结构模块(module)是Verilog HDL语言的基本单元，它代表一个基本的单元块，用于描述某个设计的功能或结构，以及与其它模块通信的外部端口。一个模块的基本结构如下：module module_name(port_list);端口定义数据类型说明逻辑功能描述endmodulemo
2020-07-25 23:07:14
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空空如也
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