Setup 和Hold (建立时间和保持时间)解析
本文是第一篇,有空会继续更新。(转载请注明出处!!!)STA分析是基于同步电路设计模型的,在数据输入端,假设外部也是同时钟的寄存器的输出并且经过若干组合逻辑进入本级,而输出也被认为是驱动后一级的同时钟的寄存器。在不设置约束的情况下,纯组合逻辑的输入->输出不得超过一个T,否则也会被认为是Timing violation.1. Timing pathTiming path就是时间线...
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2019-07-31 15:44:30 ·
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