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FPGA
平凡的世界_
润叶姐
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Quartus ii 13.1错误合集,持续更新
Error (10228): Verilog HDL error at test1.v(1): module "test1" cannot be declared more than once此错误是我在仿真的时候遇到的,就是由于在测试代码那里加上了所以出现了重复定义模块的错误,在有的仿真调试环境中并不需要此语句,而需要从调试环境的菜单中键入有关模块文件的路径和名称。Error: Ca...原创 2018-07-31 10:13:48 · 17439 阅读 · 1 评论 -
(筆記) 如何使用ModelSim作前仿真與後仿真? (SOC) (Quartus II) (ModelSim)
Abstract本文介紹使用ModelSim做前仿真,並搭配Quartus II與ModelSim作後仿真。Introduction使用環境:Quartus II 8.1 + ModelSim-Altera 6.3g由於FPGA可重複編程,所以不少開發人員就不寫testbench,直接使用Quartus II的programmer燒進開發板看結果,或者使用Quartus II自帶的Wa...转载 2018-08-02 09:40:36 · 598 阅读 · 0 评论 -
【FPGA】Spartan-6的时钟管理器(CMT)之数字时钟管理器(DCM)
目录时钟管理器(CMT)DCM(digital clock manager)组成结构DCM原语时钟管理器(CMT)Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示,它包含一个PLL和两个DCM。 图2-17 Spartan-6 FPGA CMT片内布局图 DCM(digital...转载 2018-10-22 16:48:51 · 1050 阅读 · 0 评论 -
时序分析相关
时序分析是FPGA设计中永恒的话题,也是FPGA开发人员设计进阶的必由之路。慢慢来,先介绍时序分析中的一些基本概念。1. 时钟相关时钟的时序特性主要分为抖动(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3点。对于低速设计,基本不用考虑这些特征;对于高速设计,由于时钟本身的原因造成的时序问题很普遍,因此必须关注。1. 时钟抖动 (clock j...转载 2019-08-05 17:03:33 · 1041 阅读 · 0 评论