qq_28824733的博客

使用Verilog设计I2C控制器

测试环境操作系统：Windows10综合仿真：Vivado 2018.3芯片验证：Zynq7010SPI模式极性:CPOL 相位:CPHAMode0 CPOL=0, CPHA=0Mode1 CPOL=0, CPHA=1Mode2 CPOL=1, CPHA=0Mode3 CPOL=1, CPHA=1时钟极性CPOL: SPI空闲时，时钟信号SCLK的电平（1:空闲时高电平; 0:空闲时低电平）时钟相位CPHA: SPI在SCLK第几个边沿采样数据（0:...

测试环境操作系统：Windows10综合仿真：Vivado 2018.3芯片验证：Zynq7010处理器类型：MicroBlazeAXI总线关于AXI总线的介绍百度已经有很多，这里不再赘述。 这里主要确定一下类型，AXI总线分为3类：AXI4-Full、AXI4-Lite和AXI4-Stream，AXI4-Full写一个地址可以最大连续传输256个数据，而AXI4-Lite用于单个寄存器的数据传输，是AXI4-Full的简化版，所以我们串口完全没必要用到AXI4-Full，...

测试环境操作系统：Windows10综合仿真：Vivado 2018.3芯片验证：Zynq7010串口时序作为调试交互接口，串口优势非常明显，虽然网上有很多成熟的IP，但作为学习，用Verilog重新写个电路还是很有必要。我们日常常用的串口配置一般为： 起始位：1bit 数据位：8bit 停止位：1bit 校验位：无 所以今天实现的电路就以这个配置来，固定1起始位8数据位1停止位...