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Zynq
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Hello_1010
单片机开发,嵌入式开发,FPGA,安卓开发,神经网络,机器视觉等等等等。。。。
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使用Verilog设计I2C控制器
使用Verilog设计I2C控制器原创 2022-04-30 17:36:54 · 3309 阅读 · 0 评论 -
使用verilog设计spi控制器
测试环境操作系统:Windows10综合仿真:Vivado 2018.3芯片验证:Zynq7010SPI模式极性:CPOL 相位:CPHAMode0 CPOL=0, CPHA=0Mode1 CPOL=0, CPHA=1Mode2 CPOL=1, CPHA=0Mode3 CPOL=1, CPHA=1时钟极性CPOL: SPI空闲时,时钟信号SCLK的电平(1:空闲时高电平; 0:空闲时低电平)时钟相位CPHA: SPI在SCLK第几个边沿采样数据(0:...原创 2021-02-22 14:57:39 · 2173 阅读 · 2 评论 -
使用AXI Lite总线将串口UART挂接到处理器
测试环境操作系统:Windows10综合仿真:Vivado 2018.3芯片验证:Zynq7010处理器类型:MicroBlazeAXI总线关于AXI总线的介绍百度已经有很多,这里不再赘述。 这里主要确定一下类型,AXI总线分为3类:AXI4-Full、AXI4-Lite和AXI4-Stream,AXI4-Full写一个地址可以最大连续传输256个数据,而AXI4-Lite用于单个寄存器的数据传输,是AXI4-Full的简化版,所以我们串口完全没必要用到AXI4-Full,...原创 2021-02-22 10:32:51 · 2648 阅读 · 1 评论 -
构建最简单的MicroBlaze
新建完工程,建立一个顶层设计文件top.v通过块设计,可视连线会简化操作,只需要关注重要的部分即可。新建一个块设计文件添加IP:双击导入双击配置Microblaze:使用32位即可,调试接口必须勾选,不然无法通过调试器下载代码:浮点单元可以不用配置,一般控制用,不做浮点运算 执行块自动化配置AXI总线根据刚才配置自动加入了:因为我们外部是50M有源晶振,所以双击Clocking Wizard修...原创 2021-02-20 21:27:01 · 916 阅读 · 0 评论 -
使用verilog设计uart串口
测试环境操作系统:Windows10综合仿真:Vivado 2018.3芯片验证:Zynq7010串口时序作为调试交互接口,串口优势非常明显,虽然网上有很多成熟的IP,但作为学习,用Verilog重新写个电路还是很有必要。我们日常常用的串口配置一般为: 起始位:1bit 数据位:8bit 停止位:1bit 校验位:无 所以今天实现的电路就以这个配置来,固定1起始位8数据位1停止位...原创 2021-02-20 19:15:26 · 2599 阅读 · 1 评论