qq_29975021的博客

已经加入了头文件，还是出现这种情况？why???以下是我出现的问题，在工作中我已经添加了lwip相关的头文件，但是任然无法解决下面的问题直到查阅到类似情况：https://forums.xilinx.com/t5/Embedded-Development-Tools/SDK-undefined-reference/td-p/818300发现我的工程的问题是gcc 链接时找不到库文件，如下图...

Zynq Vivado SDK的开发工具中，串口收发采用BSP包中已经编写好的uartps驱动。不过在使用的时候，觉得驱动中的接收函数没有自带接收缓冲区，也需要自己手动控制缓存区。特别对于大数据发送很不方便，因为PS中的UART自带64字节的硬件缓冲区，很快就会被填满，剩余的数据发送不完，并且占用发送缓冲区，如果当前突发数据较大，又有数据需要发送，则很有可能造成数据被覆盖，而造成发送数据失败。所...

https://blog.csdn.net/a0701302/article/details/76177244

https://blog.csdn.net/fhb1922702569/article/details/81911863

在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。首先解释为什么DMA会引入Cache问题（专业名称为Cache一致性问题）。PS和PL都在独立运行，PS通过DDR控制器来对DDR存储器进行访问，为了加速，常常将一些数据缓存（Cache），而且不是针对一个数据缓存，而是针对一批（Xil...

由于一些编译器优化或者CPU设计的流水线乱序执行，导致最终内存的访问顺序可能和代码中的逻辑顺序不符，所以需要增加内存屏障指令来保证顺序性。ARM平台上存在三种内存屏障指令：DMB{cond} {option}这种指令只影响到了内存访问指令的顺序，保证在此指令前的内存访问完成后才执行后面的内存访问指令。DSB{cond} {option}比DMB更加严格，保证在此指令前的内存访问指令/ca...