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RSS订阅原创 FPGA常见警告：332012 Warning
做VGA实验的时候，用的1920 x 1080的显示屏（这个分辨率需要130mhz的时钟驱动，系统时钟用的50mhz），虽然红绿蓝显示没问题，但是没有约束文件，经常出现屏幕黑屏的情况，等学习了怎样做时序约束后再来解决。TimeQuest 定时分析器需要 Synopsys 设计约束文件来获得适当的定时约束。没有它，编译器就不能正确地优化设计。
2023-07-31 21:43:38
1029
原创 Warning (10272): Verilog HDL Case Statement warning at seq_check.v(58): case item expression covers
case语句的状态位的位数设置的不对。
2023-07-06 16:10:09
134
空空如也
在用modelsim仿真时出现的问题
2023-07-07
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