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2021-04-07 16:42:07
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原创 Useful SystemVerilog System Tasks
Useful SystemVerilog System TasksUseful SystemVerilog System Tasks Task Name Description $sscanf(str,format,args); $sscanf 将字符串按照某个模板格式进行扫描，其字符串格式和C语言中的printf()函数类似 $sformat(str,format,args); $sformat是$sscanf的反函数。将字符串按照给定的格式填入相
2021-02-19 14:13:59
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原创 SystemVerilog——class类
1. 介绍本文章主要介绍关于class的以下内容：类的定义； 虚类以及方法； 类的多态结构； 参数化类； 接口类； 内存的管理。2. 类的定义在SystemVerilog中，你可以把类定义在program、module、package中，或者在这些块之外的任何地方定义。类可以在程序或者模块中使用。类可以被声明成一个参数，这是被拷贝的是这个对象的句柄，而不是这个对象的内容。...
2020-08-13 16:04:25
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原创 Systemverilog——Array数组
1. 定宽数组Verilog要求在声明定宽数组时必须给出数组的上下界。Systemverilog中声明顶宽数组时允许只给出数组宽度的便捷声明方式。1.1 定宽数组的声明和初始化可以用一个单引号加大括号来初始化数组，在大括号前标上重复次数可以对多个元素重复赋值；int ascend[4] ;ascend = '{0,1,2,3};int array[2][3];array = '{'{0,1,2},'{3,4,5}};可以在大括号前标上重复次数来对多个元素重复赋值；int de
2020-07-29 15:20:08
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原创 Systemverilog———override和virtual methods
0. 介绍sv中引入了OPP（面向对象），也会有类似于C++里的override和overload考虑，目前sv不支持class的overload。1. override（重写）override分为数据成员override和方法override。父类句柄指向的数据成员永远是父类的成员。如果通过父类句柄调用子类中重写的成员函数，那么需要将父类中成员函数定义成virtual类型。2. virtual method（虚方法）类中的方法在定义的时候可以通过添加
2020-07-28 15:34:50
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空空如也
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