FPGA
QureL
吉林大学
展开
-
Verilog从uart端口接收数据
module uart_recv( input sys_clk, //系统时钟 input sys_rst_n, //系统复位,低电平有效 input uart_rxd, //UART接收端口 outpu...原创 2019-03-15 22:19:51 · 1226 阅读 · 0 评论 -
Verilog之闪烁灯
刚把Verilog uart通信这块代码打出来,想另外加一个接受一帧数据小灯闪一次的功能。源码如下module led( input sys_clk, input sys_rst_n, input uart_en, output reg[3:0] led_en);wire flag;reg uart_en_d0;reg uart_en_d1;assign flag=uart_...原创 2019-03-16 21:50:01 · 5275 阅读 · 0 评论 -
Verilog学习笔记之蜂鸣器(按键消抖)
always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin //系统复位时,给两个寄存器赋值 key_reg <= 1'b1; delay_cnt <= 32'd0; end else begin key_reg &lt...原创 2019-03-13 19:17:03 · 4854 阅读 · 1 评论