pt_gui的使用

参考网址：https://wenku.baidu.com/view/676a1337d5bbfd0a785673a4.html

主要步骤：

• 设置设计环境

1. 设置搜索路径和链接路径 

        set seach_path " ."

         set link_path "*.lib"

1. 读入设计和lib

         read_db aaa.db

          read_verilog aaa.v

1. 链接顶层设计

            link_design  top_name

1. 对必要的操作条件进行设置，包括线上负载模型，端口负载，驱动，以及转换时间

 set_operating_conditions

set_wire_load_model

• 设置基本的时序约束进行检查

1. 指定时序约束

set_input_delay

set_output_delay

set_input_transtion

set_driving_cell

set_capacitance

1. 指定时钟周期，波形，不确定度，潜伏期，以及输入输出口延时

create_clock -period 30 [get_ports clok]

set clock [get_clock CLOCK]

set_clock_latency -min(-max) 5.5 $ clock

set_clock_transition -min(-max) 0.3 $clock

set_clock_gating_check -setUP 0.5 -hold 0.1 $clock

set_min_pulse_width 2.0 $clock

• 设置时序例外

1. 设置 multicycle paths
2. 设置false paths
3. 定义最大最小延时，以及无效的arcs ,使用 dispaly 不分析一些路径

• 进行时需分析

1. 对电路进行静态时序分析，生成constraint report 和path timing report

report_design 可以得到该设计的最大最小操作条件和线上负载

report_reference 可以得到模块的面积信息

check_timing 进行时序检查

write_script 将命令所做的设置保存成一个脚本 有三种文件格式：1.dc的.dcsh 2.dc的.tcl 3. pt的 .pt

write_script -format dctcl -output a.dcsh