地址编号从80000H到BFFFFH且按字节编址的内存容量为__KB,若用16K×4bit的存储芯片够成该内存 ,共需_ _片。

地址编号从80000H到BFFFFH且按字节编址的内存容量为__KB,若用16K×4bit的存储芯片够成该内存 ,共需_ _片。

总内存容量:尾数-首数+1

BFFFFH-80000H+1=40000H
在这里插入图片描述
B对应十进制的11,F为十六进制的最大数,所以F+1为0,向上进1,3+1=4,所以3FFFF+1=40000
所以从80000H到BFFFFH有40000H个地址单元。

十六进制的40000转换为十进制:
40000H=0×16^ 0+0×16^ 1+0×16^ 2+0×16^ 3+4×16^ 4 =4×16^4 =
2^2×(2 ^4) ^4 = 2^18,即256KB。

若用16K×4bit的存储芯片够成该内存 ,需要(256K×8bit)÷(16K×4bit)=(256X1024X8)/(16X1024X4)=32 片

注:其中256K×8bit 为:1B=8bit 1K=1024 所以 256KB=256 X 1024 X 8

为了将16KB×8位的DRAM(动态随机存取存储器)芯一个64KB×32位的存储器,我们需要使用位扩展(bit expansion)和地址映射的技术。这里是一个简单的逻辑框图描述: 1. **高位地址扩展**: - 首先,我们有64KB的总容量需求,这需要416KB的DRAM芯并行连接。每个芯有自己的8位数据线(D0-D7),所以我们需要四个这样的芯串联起来提供32位的数据宽度(D0-D31)。 2. **地址解码器**: - 有一个地址解码器,它接收32位的主地址,并将其分解为四个部分,对应四个DRAM芯,每个部分包含8KB地址范围。同时,这个解码器会生控制信号(比如 Chip Select, CS)选择相应的芯读写操作。 3. **字节选通**: - 由于每个芯都是8位宽,但在最终系统中我们需要32位的数据,因此需要内部的字节选通信号(Byte Enable, BE),用于从每个芯的8位数据线上选择需要的32位数据。 4. **数据缓冲器**: - 如果数据传输速率存在差异(例如,一次只能访问一个DRAM芯的一行),可能会插入一个数据缓冲器,用于暂存来自不同芯的数据,直到所有数据都被读取或写入完毕。 5. **控制逻辑**: - 控制逻辑负责协调各个步骤,包括地址计数、周期同步等,以保证整个系统的正常工作。 以下是逻辑框图的大致示意: ``` +--+ | 主CPU (32位地址) | +-->-> Address Decoding & Chip Select -> | Data Buffer | +-->-> Byte Enable (for each DRAM chip) -> | DRAM Chips (16Kx8 Bit each) | +-----------------------------------------+ | | v v +-----------------------------+----------------+ | Data Path (BE) | Output | +-----------------------------+----------------+ ```
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