![](https://img-blog.csdnimg.cn/20201014180756927.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
Vhdl
一只Icer
记录学习,记录成长
展开
-
VHDL自定义库 (程序包的使用)
**记录学习,记录成长VHDL自定义库(程序包的使用)VHDL中默认一个work库作为用户的project的设计库,用户可以通过定义PACKAGE(程序包)来定义work库中的内容。程序号(PACKAGE)的定义分为两部分内容:包首部分和包体部分在多个元件例化时,可将元件声明部分放在定义程序包中。通过使用该库,在调用元件时,不用再次声明元件,可直接使用库中元件。package tes...原创 2020-03-07 21:00:13 · 8403 阅读 · 0 评论 -
VHDL中元件(模块)的例化
**记录学习,记录成长1.VHDL中元件的例化可分为两部分第一部分:元件声明,声明要例化的元件。第二部分:元件例化,声明结束之后就可以对元件进行例化或者说是调用了。其中声明部分在结构体的说明语句部分(即architecture和begin之间)。而调用部分同一个结构体的电路描述部分(即begin之后)。2.元件声明格式:Component 元件名称 isPort(元件端口信息);E...原创 2020-03-06 14:39:04 · 28425 阅读 · 4 评论 -
VHDL中的signal(信号)variable(变量)的定义与赋值
VHDL中的signal(信号)variable(变量)的定义与赋值variable(变量)1.变量只能在process(进程)和子程序中定义和使用 process (clk) variable v1 : integer := 0; --在说明语句部分定义变量 begin --在begin之后被赋值 v1 := 2; ...原创 2020-03-04 12:51:17 · 40628 阅读 · 6 评论