VHDL 实现一位全加器以及 Quartus II 初探

一. 实验说明

使用软件：Quartus II 5.0
实验要求说明：设计一个一位全加器（full adder）

1.引脚功能表

逻辑说明：XOR 为异或 ，AND 为 与， OR 为或。输入包括两个加数与一个进位信号；输出包括一个本位和与进位信号

2. VHDL 实现

use ieee.std_logic_1164.all;

entity full_adder1 is 
port (a,b,ci:in std_logic;
        s,co:out std_logic);

end entity;

architecture behave of full_adder1 is
begin 
    s<=a xor b xor ci;
    co<=((a xor b)and ci)or (a and b);

end behave;

3. 实验原理

一位全加器的真值表

说明：$A_i$ 为被加数，$B_i$ 为加数，相邻低位来的进位数为 C