一位全加器的设计

一、实验内容

（1）熟悉quartusⅡ开发环境

（2）用原理图实现一位全加器

（3）用VHDL实现一位全加器

二、实验目的

(1) 熟悉quartusⅡ开发环境

(2) 用原理图实现一位全加器

(3) 用VHDL实现一位全加器

三、软件流程（硬件连接）

①新建工程

②创建半加器原理图

③将设计项目设置成可调用的元件

④半加器仿真

⑤创建全加器原理图

⑥将设计项目设置成顶层文件

⑦全加器仿真

四、代码

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED;
ENTITY fulladd IS
	PORT(
		ain,bin,cin:IN STD_LOGIC;
		co,s:OUT STD_LOGIC
	);
END fulladd;
ARCHITECTURE quanjia OF fulladd IS
BEGIN
	s<=(ain XOR bin)XOR cin;               
	co<=((ain XOR bin)AND cin)OR(ain AND bin); 
END quanjia;

• 五、实验结果及分析

1. 半加器原理图

分别调入元件and2，xnor和输入输出引脚input和output，拖动引脚连接。

半加器是实现两个一位二进制数加法运算的器件。它具有两个输入端(被加数A和加数B)及输出端Y。是数据输入被加数A、加数B，数据输出S和数(半加和)、进位C0。A和B是相加的两个数，S是半加和数，C是进位数。  

 

 

 （2）对半加器波形仿真

设置输入波形输入取值

 

（3）全加器原理图

在之前的项目上新建一个原理图，3个input（ain,bin,cin），2个output(cout,sum)，2个half_adder（自己上一步建立的可调用元件），1个or2，完成连接。

 

 （4）全加器的功能仿真

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

全加器真值表：

 *（5）VHDL语言编写的全加器