塔克拉玛与大兴安岭的博客

验证工作：设计团队和验证团队会根据功能需求做各自相应的计划，design plan,verification plan;同步进行testbench工作量非常大被测对象输入数据：头，目的地，一帧数据标志，数据有效信号上升沿采样输入输出都是串行，点对点，无缓冲复位信号验证只能是对某些验证完了，不可能全部都验证完，它是无底洞找准出现问题的地方，是RTL还是tes...

· User defined types ·用户定义类型与其他编程语言中的类型相同，用户可以使用typedef定义自己的数据类型。`timescale 1ns/10ps// Type define a structtypedef struct {byte a;reg b;shortint unsigned c;} myStruct;module typedef_data ();...

· Introduction ·SystemVerilog在Verilog的基础上添加了许多新数据类型，以提高仿真器的内存利用率。· Integer ·Integer 数据类型可以分为2-state类型和 4-state类型。 2-state类型只能是0、1，而4-state类型可以是0、1、X和Z。与 4-state类型相比，2-state类型消耗更少（50％）的内存，仿真速度更快。...

Always Blocks顾名思义，always语句块会always执行，不像initial 语句块只在仿真开始时执行一次。always语句块还有一个敏感列表，其告诉always语句块何时执行代码块。always @ (a or b or sel)begin y = 0; if (sel == 0) begin y = a; end else begin y ...

Control StatementsVerilog中的if, else, repeat, while, for, case看起来完全像C语言！但是Verilog是HDL，我们需要用这些关键字来描述硬件，这意味着如果不小心对待这些控制语句，我们的硬件可能会出现问题。If-elseif-else语句根据不同的条件来决定是否执行哪一部分代码。// begin and end act like ...

Introduction每个Verilog初学者的梦想是在一天内理解它，至少到达足够使用的程度。接下来的Verilog Basics的几篇文章将会让这个梦想成为现实。尽管Verilog是并行地执行不同的代码块，但它和大多数顺序执行的编程语言仍有许多相似之处。我们需要的只是一些数字电路的基础。在Verilog出现之前，电路设计者使用原理图进行电路设计。无论复杂程度如何，每个设计都是通过原理图设...