塔克拉玛与大兴安岭的博客

1，简介该工程已开源至GitHub，请自行点击查看FPGA设计中在IP核的提供方式上，通常将其分为软核、固核和硬核这3类。软核(Soft IP Core) : 软核在EDA 设计领域指的是综合之前的寄存器传输级(RTL) 模型；通常遍是指以HDL代码（Verilog，VHDL…）为形式的可综合源代码；固核(Firm IP Core) :固核在EDA 设计领域指的是带有平面规划信息的网表；硬核 ...

一，项目要求通过FPGA的数字PWM对电机进行控制。要求可以显示直流电机马达的转速，可以利用按键来控制电机的转速和转动的方向。本工程使用的开发平台为DE1-SOC开发板。利用quartus18.2开发软件。直流电机马达使用电机驱动模块来进行驱动。二，工程实现原理该工程由 测速模块，输入控制模块，数码管显示模块，pwm波形发生器模块组成。各个模块的功能如下：(1) 测速模块：用于测量电...

该项目是参加2019届全国大学生FPGA大赛的作品，系统主要实现视频任意角度旋转。利用国产的紫光同创公司的FPGA芯片作为开发平台，视频图像从摄像头实时采集，经过算法旋转后，通过hdmi接口显示。该项目最终晋级决赛，并获得紫光同创企业特别奖。https://github.com/WayneGong/00_Image_Rotate该项目的工程源代码，详细的文档说明，MATLAB仿真代码。FPG...

XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver。芯片的主要资源分为以下几个方面：1、Slice逻辑资源2、Slice Logic Distribu...

同步切换噪声的定义当大量的输出管脚在同一个时刻从高电平到低电平的切换或者从低电平到高电平的切换，会在相邻的管脚上引入噪声，这就是同步切换噪声。典型的一个同步切换噪声的测试设置如图。设置中，FPGA 器件的输入输出的电平标准配置为SSTL18 ClassII。多个在同一时刻不断翻转的输出管脚定义为干扰者。一个保持为高或者低的输出管脚定义为被干扰者。干扰者和被干扰者典型的容性负载值为10pF。干扰者...

学习摘自嵌入式Arm

本文首先对异步 FIFO 设计的重点难点进行分析最后给出详细代码一、FIFO简单讲解FIFO的本质是RAM， 先进先出重要参数： fifo深度（简单来说就是需要存多少个数据） fifo位宽（每个数据的位宽）FIFO有同步和异步两种，同步即读写时钟相同，异步即读写时钟不相同同步FIFO用的少，可以作为数据缓存异步FIFO可以解决跨时钟域的问题，在应用时需根据实际情...

首先看ALTERA的RAM配置和说明下面是quartus2 下的双口RAM的IP配置设置界面单双口RAM简单双口ram：其实就是有一组读数据和读地址线，一组写数据和写地址线，所以能同时进行读和写操作，但不能同时对同一地址进行读和写操作。配置界面：这个图比上一个图多了rden读使能信号，这不是必须信号。当使用rden信号时，此信号高电平有效，当不使用rden信号时，给定地址，对应数据...

以下文章来源于小梅哥FPGA ，作者小梅哥下文所用例程可以下载链接：https://pan.baidu.com/s/10qP4OnOcc1US_T5gONZ_IQ提取码：kla0RS485介绍RS485是一个定义平衡数字多点系统中的驱动器和接收器的电气特性的标准，该标准由电信行业协会和电子工业联盟定义。使用该标准的数字通信网络能在远距离条件下以及电子噪声大的环境下有效传输信号。RS-48...

以下文章来源于硬件助手 ，作者XCZ尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。复位结束配置开始有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复位模块将使FPGA保持在复位状态；外部控制PROG_B引脚出现一个低脉冲也可以使FPGA保持在复位状态。清除配置存储内容这一步称为初始化...

学习摘自FPGA开源工作室一、背景知识雷达是一种对目标进行测距与测速的设备。为了提高测距精度，要求雷达脉冲信号具有大的带宽B；为了提高测速精度，要求雷达脉冲信号具有大的时宽T；同时为了提高测距范围，要求信号具有大的能量。一般在系统的发射峰值功率受限的情况下，大的能量只能通过加大信号的时宽来解决，因此，要提高雷达发现目标的能力，需要雷达信号具有大的时宽和带宽，大时宽带宽的信号是通过脉冲压缩处理来...

流水线流水线技术几乎是最常用的提供系统工作速率的强有力手段。• 它是面积换取速度思想的又一种具体体现。考虑一个电路每个时钟周期执行N个操作，工作频率为F。我们可以认为吞吐量为 N*F ops/sec。• Pipeline本质上是通过增加F来提高吞吐量，达到latency和area的tradeoff。• 什么决定了最高工作频率呢？• 回忆static timing analysis• ...

转换成十进制的时候，浮点数的阶码需要先减去127；首先明确输入的浮点数是什么格式的：其次明白要输出的定点数又是怎样的，最后两者之间的转换也就明了了：输入的浮点数是：f[31:0]表示一个单精度32位浮点数，f[31]是符号位，其为‘0’表示正数、为‘1’表示负数；f[30:23]这8位为指数位，为了能表示负指数，将在实际指数的基础上加上127得到的结果存入f[30:23]；f[22:0]表...

首先安装usb2.0芯片的电脑驱动，CySuiteUSB_3_4_7_B204.exe ![在这里插入图片描述](https://img-blog.csdnimg.cn/20200223105347159.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZ...

删掉首行和最后一行无关的，去掉所有的逗号和0x，最后如下wps打开之后字数显示4802722=261120，转换正确；首先打开一张640480的图片，然后用这个软件设置成480272的bmp输出，再将转换好的480*272图像载入转换成C语言数组形式，我这里使用高位在前，16bit像素输出，如果不对，会导致vga显示的图像颜色是乱的，样子正确。粘贴之前的图像数据，设置波特率，并使用H...

准备工作首先在matlab下的simulink中创建测试模块，通过测试模块产生信号，再传送到FPGA。FPGA处理后将信号无处理传送回matlab。首先创建板子信息根据本机软件安装地址修改对应的ToolPath,ToolName是根据软件固定好的；xilinx ISE的如下示例hdlsetuptoolpath(‘ToolName’,‘Xilinx ISE’,‘ToolPath’,‘C:\...

FPGA器件的配置下载方式