Verilog编写通用模块
寄存器:
module unishiftregister(clk,reset,leftin,rightin,sel,loaddta,Q);
parameter Nbits = 4:
input clk,reset,leftin,rightin;
input [1:0] sel;
input [Nbits-1:0] loaddta;
output [Nbits-1:0] Q;
reg [Nbits...
原创
2019-08-21 09:45:42 ·
1053 阅读 ·
0 评论