FPGA
FPGA系统的开发
Master_杨
学生党
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时序逻辑电路设计___计数器
实验目的: 以计数器为例学会简单的时序逻辑电路设计实验平台: FPGA开发板实验原理时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入,还与前一时刻输入 形成的状态有关。这跟组合逻辑电路相反,组合逻辑的输出只会跟目前的输入成一种函数关 系。换句话说,时序逻辑拥有储存元件(内存)来存储信息,而组合逻辑则没有。计数器的核心元件是触发器,基本功能是对脉冲进行计数,其所能记忆脉冲最大的数目...原创 2020-04-29 16:46:25 · 3020 阅读 · 0 评论 -
3-8译码器的Verilog设计
译码器(Decoder)是一种多输入多输出的组合逻辑电路,负责将二进制代码翻译为特定的对象(如逻辑电平等),功能与编码器相反。此设计说的是3-8译码器。...原创 2020-04-29 14:52:23 · 13497 阅读 · 2 评论 -
FPGA开发流程——小白入手
良好的文件夹设置以及工程管理是学好 FPGA 设计的基础,在学习之初就应建立良好的习惯。建立工程原创 2020-04-17 09:33:40 · 639 阅读 · 1 评论