Verilog 语言2选1数据选择器
Verilog 语言2选1数据选择器
一、测试模块
//===============test module==================//
module mux2to1(a,b,sel,out);
input a; //数据输入端a
input b; //数据输入端b
input sel; //数据选通控制端
output out; //数据输出端
wire a1, b1, selnot;
//门级判断//
not (selnot, sel);
a
原创
2020-10-23 19:53:55 ·
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