System Verilog
xalwayswill
这个作者很懒,什么都没留下…
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Sublime Text 3 配置 Verilog 语法检测环境
安装Package ControlCtrl + ` 打开底端窗口输入以下内容安装 Package Controlimport urllib.request,os,hashlib; h = '7183a2d3e96f11eeadd761d777e62404' + 'e330c659d4bb41d3bdf022e94cab3cd0'; pf = 'Package Control.sublime-package'; ipp = sublime.installed_packages_path(); urllib原创 2020-09-02 19:48:05 · 5445 阅读 · 3 评论 -
System Verilog任务、函数
在System Verilog中,begin end是可选的任务task mytask1 (output logic [ ] x, input logic y); ...endtask还可以使用ref类型的参数对变量进行引用,类似于C中的指针,但ref不允许进行数组参数的传递还可以使用缺省参数增加了return语句从函数中返回一个数组方法一:定义数组类型,在函数声明中使用该类型typedef int fixed_array5[5];原创 2020-06-06 15:10:18 · 475 阅读 · 0 评论 -
System Verilog数据类型
##内建数据类型logic //任何使用网线的地方均可使用logicbit b, //双状态,单比特bit [ 31 : 0] b32, //双状态,32比特无符号整数int unsigned ui, //双状态,32比特无符号原创 2020-06-06 15:09:29 · 647 阅读 · 0 评论