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FPGA+Verilog
snjshping
这个作者很懒,什么都没留下…
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modelsim打开Verilog 代码乱码解决方法
modelsim打开Verilog 代码乱码解决方法原创 2022-09-18 12:35:14 · 1105 阅读 · 1 评论 -
FPGA的ROM IP核 + DAC ad9708设计简单的DDS
将正弦信号一个周期的波形数据存入ROM,从ROM读取数据给DAC的输入,DAC的输出为正弦信号。//=============================================================// Module : rd_rom_wave_data.v// Function : 通过ROM和DAC ad9780输出正弦波// Description ...原创 2020-01-09 20:53:12 · 2624 阅读 · 1 评论 -
FPGA中的按键消抖设计
按键消抖的思路:设计是以按下低电平为例,当检测到按键按下时检测下降沿,启动计数器,计数10ms,再检测当前按键IO的电平,如果为低,则按键正常按下,否则可能是干扰。这里的计数时间10ms可自行修改。//=====================================================// Module : key_debounce.v// Function : r...原创 2020-01-09 16:24:15 · 351 阅读 · 0 评论 -
FPGA实现奇数5分频
module Fre_Devide( input clk, input rst_n, output reg led);reg[5:0] clk_cnt;always @ (posedge clk or negedge rst_n) begin if(!rst_n) clk_cnt <= 6'd0; else if(clk_cnt == 6'd49)...原创 2020-01-09 16:12:41 · 511 阅读 · 0 评论 -
FPGA实现等精度测频
等精度测频原理://等精度测频module Frequency_Measure( input clk_fs, //基准信号,这里为系统时钟50MHz input sys_rst_n, input clk_fx, //被测信号 output reg[7:0] vaule, output reg measure_don...原创 2020-01-09 16:06:44 · 1414 阅读 · 1 评论 -
fpga+ADS1256
ADS1256芯片手册阅读笔记特性:24bit;高达30kSPS的数据输出速率;支持4通道差分输入或者8通道单端模拟输入;SPI串行接口;超低噪声。内部结构:电气特性:引脚功能介绍:串行接口时序:输入复用AN0~AN7八个模拟输入;八个输入可以是4组差分输入或者8个单端输入;每个通道可以通过multiplexer register 配置成差分正输入(或者差分负输入...原创 2020-01-09 15:58:13 · 4462 阅读 · 6 评论 -
fpga实现ad7606八通道同步采集并行输出
verilog代码:在这里插入代码片原创 2019-12-10 10:00:02 · 8224 阅读 · 16 评论 -
基于FPGA的EEPROM 24LC04的读写
1.实现的功能:向相应的地址写一个字节;随机读取某一地址的数据;2.语言:Verilog;3.基本知识:IIC协议:关于IIC协议的接收文档网上很多,推荐网址:https://wenku.baidu.com/view/838dc456ad02de80d4d840c8.html添加链接描述特别注意的地方:EEPROM AT24LC04:4.设计思路:IIC读写有多个过程状态,可以使...原创 2019-11-07 10:28:49 · 3649 阅读 · 1 评论 -
FPGA实现串口回环实验
设计目标:PC机通过串口助手发送数据,FPGA接收之后再发送给PC机并在串口助手上显示串口接收和发送模块在前面已经给出相关代码。下面是顶层文件和测试文件。module top_uart( input clk_50m, input rst_n, input rx_in, output wire tx_out,//必须为wire型 ...原创 2019-08-26 23:00:24 · 990 阅读 · 0 评论 -
FPGA实现数据的串口接收
module uart_rx( input clk_50m, input rst_n, input data_in, output reg[7:0] rx_data, output reg rx_done );localparam Clk_Frequency = 50_000_000, Baud_Rate = 9600...原创 2019-08-26 22:53:44 · 2717 阅读 · 0 评论 -
FPGA实现字节串口发送
FPGA实现字节串口发送新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入波特率:9600 数据位:8bit ...原创 2019-08-23 20:50:50 · 1224 阅读 · 0 评论