FPGA的ROM IP核 + DAC ad9708设计简单的DDS

最新推荐文章于 2024-06-14 16:39:27 发布
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分类专栏： FPGA+Verilog
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本文链接：https://blog.csdn.net/qq_38215697/article/details/103915567
版权

将正弦信号一个周期的波形数据存入ROM，从ROM读取数据给DAC的输入，DAC的输出为正弦信号。

//=============================================================
// Module				: rd_rom_wave_data.v
// Function 		: 通过ROM和DAC ad9780输出正弦波
// Description	:	WaveToMif软件设置ROM深度为256，倍频系数为1，
//								而输入时钟为50Mhz，那么一个完整的正弦波周期
//								长度为256*20ns = 5120ns，当FREQ_ADJ的值为0时，
//								即正弦波的最快输出频率为:
//								1s/5120ns(1s = 1000000000ns) ≈ 195.3Khz。 
//								如果把FREQ_ADJ的值设置为5时， 一个完整的
//								正弦波周期长度为5120ns*(5+1) = 30720ns，频率约为32.55KHz。 
//								也可以在WaveToMif软件设置中增加倍频系数或者
//								增加AD的驱动时钟来提高正弦波输出频率 
// Author				:	snjshping
// Date					: 20191210
//=============================================================
module rd_rom_wave_data #
	(
	parameter	FREQ_ADJ = 8'd0					// dds频率调节，该值越大频率越低，范围0~255，可以通过改变改参数的位宽改变频率调节范围
	)
	(
	input								Clock					,
	input								Rst_n					,
	
	input 			[7:0]		iRom_rd_data	,		// 输入读取ROM的数据
	
	output reg	[7:0]		oRom_rd_addr	,		// 输出ROM读地址，ROM IP设置的时候为256个字节，故地址范围0~256，需要8bit
	output  		[7:0]		oAd_data_out	,		// 输出给dac ad9708
	output							oAd_clk						// ad9708驱动时钟，最大支持125Mhz
	);

//=============================================================
// reg define
//=============================================================
reg [7:0] 		rFreq_cnt;	// 频率调节计数器

//-------------------------------------------------------------
// 时钟上升沿读取ROM中的数据，那么DA芯片在时钟下降沿锁存数据是
// 稳定的时刻
//-------------------------------------------------------------
assign	oAd_clk = ~Clock;
assign	oAd_data_out[7:0] = iRom_rd_data[7:0]; // 将ROM读取的数据输出给DA的输入


//-------------------------------------------------------------
// 频率调节计数器
//-------------------------------------------------------------
always @ ( posedge Clock or negedge Rst_n )
begin
	if(Rst_n == 1'b0)
	begin
		rFreq_cnt[7:0] <= 8'd0;
	end 
	else
	begin
		rFreq_cnt[7:0] <= (rFreq_cnt[7:0] == FREQ_ADJ) ? 8'd0 : (rFreq_cnt[7:0] + 8'd1);	
	end 
end 


//-------------------------------------------------------------
// 产生读ROM地址
//-------------------------------------------------------------
always @ ( posedge Clock or negedge Rst_n )
begin
	if(Rst_n == 1'b0)
	begin
		oRom_rd_addr[7:0] <= 8'd0;
	end 
	else
	begin
		oRom_rd_addr[7:0] <= (rFreq_cnt[7:0] == FREQ_ADJ) ? (oRom_rd_addr[7:0] + 8'd1) : oRom_rd_addr[7:0] ;	
	end 
end 


endmodule


//=============================================================
// Module				: ad9708_dds_test.v
// Function 		: 通过ROM和DAC ad9780输出正弦波
// Author				:	snjshping
// Date					: 20191210
//=============================================================
module ad9708_dds_test #
	(
	parameter	FREQ_ADJ = 8'd0					// dds频率调节，该值越大频率越低，范围0~255，可以通过改变改参数的位宽改变频率调节范围
	)
	(
	input								Clock					,
	input								Rst_n					,
	
	output  		[7:0]		oAd_data_out	,		// 输出给dac ad9708
	output							oAd_clk						// ad9708驱动时钟，最大支持125Mhz
	);


wire	[7:0]		wRom_rd_data	;						// 输入读取ROM的数据                           
wire 	[7:0]		wRom_rd_addr	;						// 输出ROM读地址，ROM IP设置的时候为256个字节，故地址范围0~256，需要8bit


rd_rom_wave_data #
	(
	.FREQ_ADJ				(FREQ_ADJ				)
	)
u0_rd_rom_wave_data	
	(
	.Clock					( Clock					),
	.Rst_n					( Rst_n					),
	                  
	.iRom_rd_data		( wRom_rd_data	),		// 输入读取ROM的数据
	                  
	.oRom_rd_addr		( wRom_rd_addr	),		// 输出ROM读地址，ROM IP设置的时候为256个字节，故地址范围0~256，需要8bit
	.oAd_data_out		( oAd_data_out	),		// 输出给dac ad9708
	.oAd_clk				( oAd_clk				)			// ad9708驱动时钟，最大支持125Mhz
	);


single_rom256x8bit  u0_single_rom256x8bit
	(
	.address		( wRom_rd_addr	),
	.clock			( Clock					),
	.q					( wRom_rd_data	)
	);
	
	
endmodule

-- 波形转MIF上位机制作软件

WIDTH = 8;
DEPTH = 256;

ADDRESS_RADIX = UNS;
DATA_RADIX = UNS;

CONTENT BEGIN
    0    :  127;
    1    :  130;
    2    :  133;
    3    :  136;
    4    :  139;
    5    :  142;
    6    :  145;
    7    :  148;
    8    :  151;
    9    :  154;
    10   :  157;
    11   :  160;
    12   :  163;
    13   :  166;
    14   :  169;
    15   :  172;
    16   :  175;
    17   :  178;
    18   :  181;
    19   :  184;
    20   :  186;
    21   :  189;
    22   :  192;
    23   :  194;
    24   :  197;
    25   :  200;
    26   :  202;
    27   :  205;
    28   :  207;
    29   :  209;
    30   :  212;
    31   :  214;
    32   :  216;
    33   :  218;
    34   :  221;
    35   :  223;
    36   :  225;
    37   :  227;
    38   :  229;
    39   :  230;
    40   :  232;
    41   :  234;
    42   :  235;
    43   :  237;
    44   :  239;
    45   :  240;
    46   :  241;
    47   :  243;
    48   :  244;
    49   :  245;
    50   :  246;
    51   :  247;
    52   :  248;
    53   :  249;
    54   :  250;
    55   :  250;
    56   :  251;
    57   :  252;
    58   :  252;
    59   :  253;
    60   :  253;
    61   :  253;
    62   :  253;
    63   :  253;
    64   :  254;
    65   :  253;
    66   :  253;
    67   :  253;
    68   :  253;
    69   :  253;
    70   :  252;
    71   :  252;
    72   :  251;
    73   :  250;
    74   :  250;
    75   :  249;
    76   :  248;
    77   :  247;
    78   :  246;
    79   :  245;
    80   :  244;
    81   :  243;
    82   :  241;
    83   :  240;
    84   :  239;
    85   :  237;
    86   :  235;
    87   :  234;
    88   :  232;
    89   :  230;
    90   :  229;
    91   :  227;
    92   :  225;
    93   :  223;
    94   :  221;
    95   :  218;
    96   :  216;
    97   :  214;
    98   :  212;
    99   :  209;
    100  :  207;
    101  :  205;
    102  :  202;
    103  :  200;
    104  :  197;
    105  :  194;
    106  :  192;
    107  :  189;
    108  :  186;
    109  :  184;
    110  :  181;
    111  :  178;
    112  :  175;
    113  :  172;
    114  :  169;
    115  :  166;
    116  :  163;
    117  :  160;
    118  :  157;
    119  :  154;
    120  :  151;
    121  :  148;
    122  :  145;
    123  :  142;
    124  :  139;
    125  :  136;
    126  :  133;
    127  :  130;
    128  :  127;
    129  :  123;
    130  :  120;
    131  :  117;
    132  :  114;
    133  :  111;
    134  :  108;
    135  :  105;
    136  :  102;
    137  :  99;
    138  :  96;
    139  :  93;
    140  :  90;
    141  :  87;
    142  :  84;
    143  :  81;
    144  :  78;
    145  :  75;
    146  :  72;
    147  :  69;
    148  :  67;
    149  :  64;
    150  :  61;
    151  :  59;
    152  :  56;
    153  :  53;
    154  :  51;
    155  :  48;
    156  :  46;
    157  :  44;
    158  :  41;
    159  :  39;
    160  :  37;
    161  :  35;
    162  :  32;
    163  :  30;
    164  :  28;
    165  :  26;
    166  :  24;
    167  :  23;
    168  :  21;
    169  :  19;
    170  :  18;
    171  :  16;
    172  :  14;
    173  :  13;
    174  :  12;
    175  :  10;
    176  :  9;
    177  :  8;
    178  :  7;
    179  :  6;
    180  :  5;
    181  :  4;
    182  :  3;
    183  :  3;
    184  :  2;
    185  :  1;
    186  :  1;
    187  :  0;
    188  :  0;
    189  :  0;
    190  :  0;
    191  :  0;
    192  :  0;
    193  :  0;
    194  :  0;
    195  :  0;
    196  :  0;
    197  :  0;
    198  :  1;
    199  :  1;
    200  :  2;
    201  :  3;
    202  :  3;
    203  :  4;
    204  :  5;
    205  :  6;
    206  :  7;
    207  :  8;
    208  :  9;
    209  :  10;
    210  :  12;
    211  :  13;
    212  :  14;
    213  :  16;
    214  :  18;
    215  :  19;
    216  :  21;
    217  :  23;
    218  :  24;
    219  :  26;
    220  :  28;
    221  :  30;
    222  :  32;
    223  :  35;
    224  :  37;
    225  :  39;
    226  :  41;
    227  :  44;
    228  :  46;
    229  :  48;
    230  :  51;
    231  :  53;
    232  :  56;
    233  :  59;
    234  :  61;
    235  :  64;
    236  :  67;
    237  :  69;
    238  :  72;
    239  :  75;
    240  :  78;
    241  :  81;
    242  :  84;
    243  :  87;
    244  :  90;
    245  :  93;
    246  :  96;
    247  :  99;
    248  :  102;
    249  :  105;
    250  :  108;
    251  :  111;
    252  :  114;
    253  :  117;
    254  :  120;
    255  :  123;
END;
snjshping
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高速双路DAC AD9708 FPGA读写实验 Verilog设计源码Quartus工程文件.zip
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高速双路DAC AD9708 FPGA读写实验 Verilog设计源码Quartus工程文件，DAC芯片选用AD9708，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_dual_da( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //DA芯片接口 output da_clk , //DA(AD9708)驱动时钟,最大支持125Mhz时钟 output [9:0] da_data , //输出给DA的数据 //DA芯片接口 output da_clk1 , //DA(AD9708)驱动时钟,最大支持125Mhz时钟 output [9:0] da_data1 //输出给DA的数据 ); //wire define wire [9:0] rd_addr; //ROM读地址 wire [9:0] rd_data; //ROM读出的数据 //***************************************************** //** main code //***************************************************** //assign ad_clk2 = ad_clk ; assign da_clk1 = da_clk; assign da_data1 = da_data; pll u_pll( .inclk0 (sys_clk), .c0 (clk)); //DA数据发送 da_wave_send u_da_wave_send( .clk (clk), .rst_n (sys_rst_n), .rd_data (rd_data), .rd_addr (rd_addr), .da_clk (da_clk), .da_data (da_data) ); //ROM存储波形 rom_1024x10b u_rom_1024x10b( .address (rd_addr), .clock (clk), .q (rd_data) ); endmodule
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12-11 5760
这一篇主要结合DAC81416的datasheet来进一步阐述如何实现SPI接口。先附上DAC81416的datasheet的链接。 1、datasheet解读 如果不自己做电路板，DAC81416的datasheet需要关注的方面并不多。 1.1、如何进行读写操作 图1 标准读写时序图 标准读写操作的时序图在上一篇已经出现过了，这里继续补充说明。上图中所有的时序参数见datasheet中的7.6，这里说几个最重要的。 f(SCLK)——最快允许的时钟频率 t(CSHIGH)——CS高电平.
DAC测试实验——FPGA学习笔记7
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DAC全称Digital to Analog Converter，即数模转换器。它用于将主控芯片产生的数字值(0和1)转换为模拟值(电压值)。
基于FPGA设计的 AD9708 +AD9280 ADDA转换测试Verilog逻辑源码Quartus工程文件+文档说明.zip
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基于FPGA设计的 AD9708 +AD9280 ADDA转换测试Verilog逻辑源码Quartus工程文件+文档说明，DA芯片选用AD公司推出的AD9708，AD芯片选用AD9280，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( input clk, input rst_n, //adc input[7:0] ad9280_data, output ad9280_clk, //dac output[7:0] ad9708_data, output ad9708_clk, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; wire grid_hs; wire grid_vs; wire grid_de; wire[7:0] grid_r; wire[7:0] grid_g; wire[7:0] grid_b; wire wave0_hs; wire wave0_vs; wire wave0_de; wire[7:0] wave0_r; wire[7:0] wave0_g; wire[7:0] wave0_b; wire adc_clk; wire adc0_buf_wr; wire[10:0] adc0_buf_addr; wire[7:0] adc0_buf_data; wire dac_clk; wire[7:0] dac_data; reg[8:0] rom_addr; assign vga_out_hs = wave0_hs; assign vga_out_vs = wave0_vs; assign vga_out_r = wave0_r[7:3]; //discard low bit data assign vga_out_g
FPGA实现AD9708和AD9280波形收发输出HDMI模拟示波器，串口协议帧控制显示，提供工程源码和技术支持
qq_41667729的博客
02-05 7332
FPGA实现AD9708和AD9280波形收发输出HDMI模拟示波器，串口协议帧控制显示，提供工程源码和技术支持 本设计哟如下功能： 1、上位机软件生成波形文件，FPGA通过AD9708发送出去； 2、FPGA实现AD9280接收AD9708发出的波形(回环)；并采集； 3、FPGA实现HDMI显示器显示AD9280采集的波形； 4、FPGA实现AD9708发送的波形类型由串口配置； 5、HDMI显示波形的位置由串口配置；
AD(AD9280)和DA(AD9708) FPGA读写Verilog设计源码Quartus工程文件.zip
03-15
AD(AD9280)和DA(AD9708) FPGA读写Verilog设计源码Quartus工程文件，AD芯片选用AD9280，DA芯片选用AD9708，,FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_ad_da( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //DA芯片接口 output da_clk , //DA(AD9708)驱动时钟,最大支持125Mhz时钟 output [7:0] da_data , //输出给DA的数据 //AD芯片接口 input [7:0] ad_data , //AD输入数据 //模拟输入电压超出量程标志(本次试验未用到) input ad_otr , //0:在量程范围 1:超出量程 output ad_clk //AD(AD9280)驱动时钟,最大支持32Mhz时钟 ); //wire define wire [7:0] rd_addr; //ROM读地址 wire [7:0] rd_data; //ROM读出的数据 //***************************************************** //** main code //***************************************************** //DA数据发送 da_wave_send u_da_wave_send( .clk (sys_clk), .rst_n (sys_rst_n), .rd_data (rd_data), .rd_addr (rd_addr), .da_clk (da_clk), .da_data (da_data) ); //ROM存储波形 rom_256x8b u_rom_256x8b( .address (rd_addr), .clock (sys_clk), .q (rd_data) ); //AD数据接收 ad_wave_rec u_ad_wave_rec( .clk (sys_clk), .rst_n (sys_rst_n), .ad_data (ad_data), .ad_otr (ad_otr), .ad_clk (ad_clk) ); endmodule
FPGA读写 AD9708+ AD9280 ADDA实验Verilog逻辑源码Quartus工程源码文件+文档说明.zip
08-03
FPGA读写 AD9708+ AD9280 ADDA实验Verilog逻辑源码Quartus工程源码文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 //2017/7/20 1.0 Original //*****************************************...
Pro_19.rar_AD9764 verilog_FPGA DDS_FPGA Verilog DDS_PLL verilog_
07-15
标题中的“Pro_19.rar_AD9764 verilog_FPGA DDS_FPGA Verilog DDS_PLL verilog_”提到了几个关键概念，分别是AD9764、Verilog、FPGA、DDS（直接数字频率合成）以及PLL（锁相环）。这些是数字信号处理和集成电路设计...
基于FPGA的DDS正弦波的设计和实现-论文
05-18
此外，本篇论文还对基于FPGA的DDS正弦波设计和实现的技术细节做了全面的介绍，包括DDS技术的原理、FPGA在其中的应用、Matlab生成ROM初始化文件、Verilog编程实现DDS核心部分的设计、以及FPGA与DAC转换模块的结合使用...
CASE_05 基于FPGA的DDS信号发生器
比特电子工作室
08-24 4226
目录 1 简介 2 DDS原理与方案 2.1 方案一：基于CORDIC算法实现 2.2 方案二：基于ROM查找表的实现方式 3 DDS信号发生器的模块设计 3.1 按键消抖模块 3.2波形选择模块 3.2.1 波形选择模块代码 3.3频率调整模块 3.3.1 频率调整模块代码 3.4显示数值分解模块 数码管译码与动态扫描模块 3.6DDS波形合成模块 4DDS信号发生器的系统设计 4.1 DDS信号发生器顶层设计代码 4.2DDS信号发生器系统模块框图 ...
基于FPGA实现DDS正弦波发生器
m0_46498597的博客
06-18 4549
名言：学无止境。 1 开发环境 操作系统：win7 开发软件：ISE14.7 硬件平台：Xilinx FPGA Spartan6 2 DDS简介 DDS（Direct Digital Synthesizer）直接数字合成器。DDS也称信号发生器，用它来产生一定频率的正弦波。 3 DDS设计方案 基于FPGA实现DDS主要有两种方案，方案如下： 方案一：一个周期正弦波数据存储到ROM或者RAM，然后读取正弦波数据显示即可。注意：通过读取快慢控制输出频率。 方案二：基于xilinx DDS
AD9708.pdf
02-03
AD9708手册；AD9708属于TxDAC™系列高性能、低功耗CMOS数模转换器(DAC)的8位分辨率产品。TxDAC™系列由引脚兼容的8、10、12、14位DAC组成，并专门针对通信系统的发射信号路径进行了优化。所有器件都采用相同的接口选项、小型封装和引脚排列，因而可以根据性能、分辨率和成本，向上或向下选择适合的器件。AD9708提供出色的交流和直流性能，同时支持最高125 MSPS的更新速率。 AD9708内置一个1.2 V片内基准电压源和基准电压控制放大器，只需用单个电阻便可轻松设置满量程输出电流。该器件可以采用多种外部基准电压驱动。其满量程电流可以在2 mA至20 mA范围内调节，动态性能不受影响。因此，AD9708能够以低功耗水平工作，或在20 dB范围内进行调节，进一步提供增益范围调整能力。 AD9708采用28引脚SOIC封装，额定温度范围为工业温度范围。
一键生成.mif文件.zip
05-12
一键生成.mif文件，适合生成FPGA的波形数据。这个是目前我用过最好的，比Mif_Maker2010.exe更好用
DDS信号发生器AD9852介绍
04-27
DDS信号发生器AD9852介绍DDS信号发生器AD9852介绍
基于fpga的dds可调频（1-20MHZ），调幅，调相
07-12
基于fpga的dds可调幅 调频（1HZ-20M）调相，输出正弦波，方波，锯齿波，三角波
黑金ADDA.rar
05-28
做毕设时购买黑金系列AD_DA模块赠的资料与例程，搭配任意款FPGA使用，可以快速上手打通AD_DA模块与FPGA的连接。做毕设时亲测有效。
FPGA学习.7——DDS信号发生器
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DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。作为设计人员，我们习惯称它为信号发生器，一般用它产生正弦、锯齿、方波等不同波形或不同频率的信号波形，在电子设计和测试中得到广泛应用。 DDS的基本结构主要由相位累加器、相位调制器、波形数据表ROM、D/A转换器等四大结构组成，其中较多设计还会在数
简易数字示波器，DDS信号源的设计方案
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基于STM32F103ZET6设计的简易示波器，集成DDS专用芯片AD9834实现简易信号发生器。TFTLCD显示波形及控制面板，旋转编码器EC11用于调节参数，配置TF接口用于接入TF卡用作 数据存储或读取，CH375与U盘进行通信，用作U盘数据存储和读取。以MC34063电源管理芯片为核心的两路电源转换电路将5V转换成±7V用作运算放大器使用，AMS1117实现5V到3V的电压转换，提供单片机使用的3V3电压。 ...
如何通俗地理解基于查找表的DDS、相位累加器、相位调制器？
孤独的单刀
08-13 8330
通过本文您可能会了解：学会如何实现一个简易的DDS发生器。
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