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FPGA
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物有本末、事有终始,知所先后,则近道矣。
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Quartus 11.0工程建立和 ModelSim 10.0c联合仿真
-------------------------------------------继续努力啊^__^------------------------------------------------------------ 可以在参考另一篇博文 Quartus II和Modelsim的联合仿真 ...原创 2018-09-19 20:44:18 · 480 阅读 · 0 评论 -
FPGA牛人经验汇总
1强烈建议用同步设计; 2在设计时总是记住时序问题; 3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题,在所有模块中都要遵守它; 4在不同的情况下用if和case; 5在锁存一个信号或总线时要小心; 6确信所有寄存器的输出信号能够被复位/置位; 7永远不要再写入之前读取任何内部存储器(如SRAM) 8从一个时钟到另一个不同的时钟传输数据时用数据缓...转载 2018-09-26 21:01:08 · 892 阅读 · 0 评论 -
锁存器与触发器的差异
锁存器与寄存器的区别:1.寄存器是同步时钟控制,而锁存器是电位信号控制。锁存器一般由电平信号控制,属于电平敏感型。寄存器一般由时钟信号信号控制,属于边沿敏感型。2.寄存器的输出端平时不随输入端的变化而变化,只有在时钟有效时才将输入端的数据送输出端(打入寄存器),而锁存器的输出端平时总随输入端变化而变化,只有当锁存器信号到达时,才将输出端的状态锁存起来,使其不再随输入端的变化而变化寄存器...原创 2018-09-21 16:14:47 · 1503 阅读 · 0 评论 -
Verilog HDL关于阻塞和非阻塞赋值的使用
总结如下:1,时序电路建模时,用非阻塞赋值。2,锁存器电路建模时,用非阻塞赋值。3,用 always块写组合逻辑时,采用阻塞赋值。4,在同一个 always块中同时建立时序和组合逻辑电路时,用非阻塞赋值。5,在同一个 always块中不要 同时使用非阻塞赋值和阻塞赋值。6,不要在多个 always 块中为同一个变量赋值。7,用 $strobe 系统任务来显示用非阻塞赋值...原创 2018-09-21 19:51:53 · 1049 阅读 · 0 评论 -
Verilog HDL基本知识介绍分享(1)——Verilog 简介
近期准备抽空准备做一个Verilog HDL 的简单分享,以供初学者了解学习,技术认知有限,有错误处欢迎大家指出来一起交流。file:///C:\Users\ADMINI~1\AppData\Local\Temp\msohtmlclip1\01\clip_image001.gif 一、Verilog 语言简介 1.硬件描述语言说明 概念:硬...转载 2018-09-27 19:14:09 · 4163 阅读 · 0 评论 -
关于quartus ii软件中注释乱码问题的解决方法
有些时候我们用Quartus ii 打开不同版本创建的工程文件时,往往会出现注释乱码。 这点,相信很多刚学FPGA的新人们,热衷于下载代码例程学习时,都有遇到到这样的情况。造成这种乱码的原因是,在Quartus ii版本升级时,更换了编码标准quartus ii 11.0 以下的版本使用的是ANSI编码,而 12.0 到更新的版本14.0,则是使用UTF-8编码。知道了这个原因后,我...转载 2018-10-18 17:49:36 · 6716 阅读 · 0 评论 -
特权FPGA 按键消抖检测代码
按键去抖的原因及其分类就不罗嗦了。在这里解释一段代码,代码是网上找的,看了半天没懂,无奈查了半天想了半天,终于明白了。。。module sw_debounce(clk,rst_n,sw1,sw2,sw3,//outputled_d3,led_d4,led_d5);input clk;input rst_n;input sw1,sw2,sw3; //Active l...转载 2018-11-10 19:16:58 · 1190 阅读 · 0 评论