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Verilog
xiaoju233
Talk is cheap, show me the code.
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Verilog语法简介
Verilog语法简介常量正数常量含义8’b11001100宽度为8位的二进制数8’hff宽度为8位的十六进制数7’o15宽度为7位的八进制数6’d10宽度为6位的十进制数变量net型变量net型变量相当于硬件电路中各种物料连接其特点是输出的值紧跟输入值的变化而变化。wire是最常用的net型变量。wire型信号可以用作任何...原创 2020-03-05 09:46:25 · 1283 阅读 · 1 评论 -
Verilog除法器(32位无符号+带符号)
32位无符号除法器设计恢复余数法:恢复余数除法的基本思路是从“部分余数”中减去除数,如果结果为负(不够减),则恢复原来的部分余数,商0.寄存器使用:reg_r 存放被除数areg_b 存放除数breg_r 存放余数(初始清零)具体做法:做减法时,减数是reg_b中的除数,被减数是reg_r中的余数左移一位,最低位由reg_q(被除数)的最高位补充。为了能够判断相减结果的正...原创 2020-03-04 23:26:46 · 10993 阅读 · 3 评论 -
Mips架构32位CPU实现(31条指令)Verilog
CPU模块设计cpu模块主要是将各个模块组合正在一起数据通路图:详见代码:`timescale 1ns / 1psmodule cpu( input clk, //时钟沿信号 input rst, //复位信号 output [31:0] pcdata, //指令码地址pc input [31:0] inst, //输入的指令码 i...原创 2020-03-04 21:58:04 · 4923 阅读 · 1 评论 -
Verilog乘法器
32位无符号乘法器使用Verilog实现32位无符号乘法器:求x+y,其中x与y都是32位介绍三种方法:循环迭代,但用这种方法综合出来的电路会出现32级电路,延时较大,不推荐Wallace树形乘法器如下方法一种简单的做法:开32个64位的寄存器store-i(0<=i<64)对于a,逐位判断是否为0若为0,则寄存器store-i填充为64’b0若为1,...原创 2020-03-04 21:01:05 · 4243 阅读 · 0 评论