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RSS订阅原创 4、FPGA设计-复位与状态机
1、系统复位1.1、Recovery time：恢复时间撤销复位时，恢复到非复位状态的电平必须在时钟有效沿来临之前的一段时间到来,才能保证有效地恢复到非复位状态，此段时间为 recovery time。类似于同步时钟的 setup time。1.2、Removal time：去除时间复位时，在时钟有效沿来临之后复位信号还需要保持的时间为去除时间 removal time。类似同步时钟 hold time。1.3、复位电路设计时，总是建议使用异步复位。(1)为了更有效地利用期间资源。(2)异步复
2020-05-24 21:20:04
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原创 3、FPGA设计-衍生时钟分析
门控时钟：(1)时钟经过反相生成的时钟(2)时钟经过缓冲后生成的时钟(3)时钟经过使能信号控制生成的时钟(4)通过时钟多路选择器输出的时钟(5)时钟输出到FPGA外部后反馈回来的时钟衍生时钟：(1)触发器翻转生成的时钟(2)行波计数器生成的时钟(3)同步计数器生成的时钟(4)PLL输出的时钟门控时钟本质上是组合逻辑，不会产生新的时序节点。派生时钟或衍生时钟通常涉及寄存器、锁存器、计数器或PLL，这些都是时序节点。1、门控时钟处理1.1、反相时钟的生成反相时钟可以在触发器端口处自动取反，不宜使用L
2020-05-20 21:00:24
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原创 2、FPGA设计-时钟域的逻辑设计
1、PLL的时钟管理Altera所有的FPGA内部都集成了模拟的PLL模块。(1)对PLL的输入时钟约束：create_ clock - period 10.000 - name clk_in - waveform {0 5} [ get_ ports clk_in)](2)对PLL所有的输出时钟进行约束：derive_ pll_ clocks(3)设置PLL两个输出时钟之间无数据路径set_ false_ path - from [ get_ clocks { inst | altpll_
2020-05-18 21:52:06
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原创 1、FPGA设计-硬件设计
1、介电常数 (1)相对介电常数是两块金属板之间以绝缘材料为介质的电容量与同样两块之间以真空为介质的电容量比值。(2)介电常数影响传输线的阻抗。介电常数较小，信号传输速度越快。2、传输走线基本阻抗原则：单端走线50Ω，差分走线100Ω，生产厂家偏差±5%。3、布线方法3.1、减少串扰3.2、差分走线LVDS模块和GXB模块分别采用LVDS和CML差分走线。4、FPGA电源(1)FPGA核心电压应该在I/O之前上电(2)FPGA电源本文为读书笔记...
2020-05-17 21:19:30
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空空如也
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