3、FPGA设计-衍生时钟分析

最新推荐文章于 2024-03-30 15:19:20 发布
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门控时钟：(1)时钟经过反相生成的时钟(2)时钟经过缓冲后生成的时钟(3)时钟经过使能信号控制生成的时钟(4)通过时钟多路选择器输出的时钟(5)时钟输出到FPGA外部后反馈回来的时钟

衍生时钟：(1)触发器翻转生成的时钟(2)行波计数器生成的时钟(3)同步计数器生成的时钟(4)PLL输出的时钟

门控时钟本质上是组合逻辑，不会产生新的时序节点。
派生时钟或衍生时钟通常涉及寄存器、锁存器、计数器或PLL，这些都是时序节点。

1、门控时钟处理
1.1、反相时钟的生成

反相时钟可以在触发器端口处自动取反，不宜使用LCELL反相器
在这里插入图片描述最好的方法是采用PLL产生一个相移180°的时钟。
时钟输入约束：
在这里插入图片描述

1.2、时钟使能

时钟使能分为：静态使能和动态使能
静态使能：使能信号在器件上电和跳出复位后，电路正常工作时保持不变。
动态使能：使能信号可以在电路正常工作时发生变化。

采用同步时钟使能是使用门控电路关闭时钟的最佳方式。
同步门控电路

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在实际应用过程中，我们经常需要根据特定需求生成一个新的时钟信号，这个时钟信号可以和原始时钟信号有不同的频率和相位关系，这就是所谓的衍生时钟。本文将介绍如何使用Verilog HDL语言生成衍生时钟信号，并对其进行时钟分频与相位控制的约束。上述代码中，我们将50MHz的原始时钟信号进行了100分频，得到了500 kHz的衍生时钟信号。时钟相位控制是指对衍生时钟信号的相位进行调节，以满足特定的时序需求。综上，本文介绍了如何使用Verilog HDL语言实现FPGA衍生时钟的时钟分频和相位控制约束。
时序分析、时序约束和时序收敛（5）--衍生时钟约束
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在 FPGA 设计中，时钟约束表示了各种时钟源和时钟域之间的关系，通过这种关系可以提高时钟系统的稳定性和可靠性。然而，对于 FPGA 中的衍生时钟，如何实现时钟约束呢？FPGA 中衍生时钟指的是从主时钟衍生出来的辅助时钟。在这种情况下，我们需要使用钟控制器来产生一个输出频率为 50MHz 的时钟信号，并根据所需的延迟来提供相应的时钟约束。综上所述，FPGA 中衍生时钟的约束设置是非常关键的一步，通过正确的时钟约束设置和设计方法，可以提高时钟系统的性能和可靠性。
约束衍生时钟
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该问题主要是解决时钟约束语句中时钟具体位置怎么找到的。 例如： create_generated_clock -name clk_samp -source [get_pins clk_gen_i0/clk_core_i0/clk_tx] -divide_by 32 [get_pins clk_gen_i0/BUFHCE_clk_samp_i0/O] 时钟路径就是时钟对应一个个模块往下找到的位置，clk_tx的位置在clk_gen_i0模块下的clk_core_i0模块里。 ...
衍生时钟约束
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m0_59953980的博客
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如何查看是否存在这样的时钟：（先open Implementation 然后在TCL下输入下面的命令）输入下面语句就可以约束了，这里的4是指4分频，实际上并不是4分频但够用的，跟实际情况有关。此时需要通过阅读代码，找到这个时钟与谁相关联。（这是i2c进行分频下产生的时钟）这里的衍生时钟是指经由verilog语言进行分频与倍频产生的时钟。来自于 u_clk_wiz_0/clk_out2。需要双击红色按钮就可以知道，需要约束的时钟名字。保存，此时xdc上就有文件了。不难发现Q没有被约束。
（145）FPGA衍生时钟约束（八）
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基于FPGA的时钟（简易版）
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2.通过串口可以改变时钟，同时以修改后的数值为基础继续计时；1.上电后从00-00-00开始计时；
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04-23 594
必需的SDC约束（Required SDC Constraints）（1） 时钟约束: 理想时钟约束(Ideal clock constraints) 有两种类型的时钟约束： 基本时钟： 绝对时钟/基准时钟：由器件输入管脚输入的时钟； 虚拟时钟：驱动外部器件的时钟，不真正进入fpga内部,为IO时序分析确定正确的发送、锁存沿的相对关系。 衍生时钟：(来自fpga内部的基本时钟或其他的衍生时钟，其与时钟源之间必须定义明确的关系) 如：pll的输出时钟就是衍生时钟，它在一定程度上与pll的输入时钟相关
时钟选择器技术：FPGA实现
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08-08 199
FPGA中的时钟管理单元（CMU）是时钟选择器的主要组成部分，它可以选择输入时钟和时钟分频器，同时还可以产生复杂的时钟信号和时序关系。通过FPGA中的时钟选择器技术，我们可以实现各种复杂的时序逻辑，包括时钟域交叉、数据的同步和异步传输等等。当然，对于FPGA的时钟选择器，还需要考虑到时序关系的高可靠性和低延迟性，才能满足实际应用的需求。综上所述，时钟选择器技术是数字电路设计的重要组成部分，而FPGA作为一种灵活可编程的芯片，可以有效地实现时钟选择器，帮助我们高效地构建各种复杂的数字系统。
FPGA实现时钟选择器技术详解
BUG？不存在的！
07-24 555
上述代码中，使用Xilinx Clocking Wizard IP Core实例化了一个名为u_clk_wiz的IP Core，该IP Core基于输入时钟信号clk_100mhz并输出两个时钟信号clk_out_1和clk_out_2。在FPGA中，可以使用时钟管理块（Clock Management Block，CMB）来实现时钟选择器。总之，FPGA提供了一种便捷的方式来实现时钟选择器技术。时钟选择器技术被广泛应用于数字系统中，可以通过控制时钟信号的时钟选择器模块来实现对不同时钟频率的选择。
FPGA约束：多时钟选择器的驱动约束
BUG？不存在的！
06-19 433
由于clk1的时钟周期是10ns，而clk_out的时钟周期是5ns和10ns中的最小值，所以我们定义了一个clk1到clk_out的2个setup多周期路径和1个hold多周期路径；而由于clk2的时钟周期是5ns，clk_out的时钟周期是5ns，所以我们定义了一个clk2到clk_out的1个setup多周期路径和2个hold多周期路径。另外，我们还定义了两个名字分别为clk_out_1和clk_out_2的生成时钟域，它们分别是从clk1和clk2生成的，但是都要受到clk_out时钟的控制。
时钟取反（相位延迟180度）
zhangduojia的博客
06-18 5812
问题： 需要两个时钟，相位差180度左右 wire clka; assign clka = ~ clk; 在vivado中run implementation后没有出现想要的效果，为何？ 最后在PLL中设置相位解决了
FPGA时序分析与约束（10）——生成时钟
apple_53311083的博客
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如今的Soc在同一个芯片内包含多种异构设备。同一个芯片内可能包含高速的处理器和低速的存储器。这些工作在不同频率下的器件通常由不同的时钟触发。每个部分的运行是基于各自时钟的，这些会带来异步性的设计问题。这可能导致几个时钟都源于同一个主时钟，这些时钟称为生成时钟（衍生时钟、派生时钟）。
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